GPIO Intel® FPGA IP vartotojo vadovas

---

„Intel® Arria® 10“ ir „Intel® Cyclone® 10 GX“ įrenginiai

Atnaujinta „Intel® Quartus® Prime Design Suite“: 21.2
IP versija: 20.0.0

Internetinė versija                                                               ID: 683136
Siųsti Atsiliepimus             ug-altera_gpio            Versija: 2021.07.15

---

GPIO Intel® FPGA IP branduolys palaiko bendrosios paskirties I/O (GPIO) funkcijas ir komponentus. GPIO galite naudoti bendrosiose programose, kurios nėra būdingos siųstuvams-imtuvams, atminties sąsajoms ar LVDS.

GPIO IP branduolys galimas tik Intel Arria® 10 ir Intel Cyclone® 10 GX įrenginiuose. Jei perkeliate dizainą iš Stratix® V, Arria V arba Cyclone V įrenginių, turite perkelti ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR arba ALTIOBUF IP branduolius.

Susijusi informacija

• IP migracijos srautas, skirtas Arria V, Cyclone V ir Stratix V įrenginiams 22 puslapyje
• Intel Stratix 10 I/O diegimo vadovai
  Pateikiamas pagrindinis GPIOIP vartotojo vadovas, skirtas Intel Stratix 10 įrenginiams.
• Įvadas į Intel FPGA IP branduolius
  Pateikiama bendra informacija apie visus Intel FPGA IP branduolius, įskaitant parametrų nustatymą, generavimą, atnaujinimą ir IP branduolių modeliavimą.
• Nuo versijos nepriklausomų IP ir Qsys modeliavimo scenarijų kūrimas
  Kurkite modeliavimo scenarijus, kuriems nereikia rankiniu būdu atnaujinti programinės įrangos ar IP versijos atnaujinimų.
• Projektų valdymo geriausia praktika
  Efektyvaus projekto ir IP valdymo ir perkeliamumo gairės files.
• GPIO Intel FPGA IP vartotojo vadovo archyvai 24 puslapyje
  Pateikiamas ankstesnių GPIO IP branduolio versijų vartotojo vadovų sąrašas.
• Dvigubo duomenų perdavimo spartos įvesties / išvesties (ALTDDIO_IN, ALTDDIO_OUT ir ALTDDIO_BIDIR) IP branduolių vartotojo vadovas
• Įvesties/išvesties buferio (ALTIOBUF) IP pagrindinio vartotojo vadovas

GPIO Intel FPGA IP išleidimo informacija

Intel FPGA IP versijos atitinka Intel Quartus® Prime Design Suite programinės įrangos versijas iki v19.1. Pradedant nuo „Intel Quartus Prime Design Suite“ programinės įrangos versijos 19.2, „Intel FPGA IP“ turi naują versijų kūrimo schemą.

---

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Užregistruotas ISO 9001: 2015

Intel FPGA IP versijos (XYZ) numeris gali keistis naudojant kiekvieną Intel Quartus Prime programinės įrangos versiją. Pakeitimas:

• X reiškia esminį TL pataisymą. Jei atnaujinate „Intel Quartus Prime“ programinę įrangą, turite atkurti IP.
• Y reiškia, kad IP yra naujų funkcijų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šias naujas funkcijas.
• Z rodo, kad IP yra nedidelių pakeitimų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šiuos pakeitimus.

1 lentelė. GPIO Intel FPGA IP Core Current Release informacija

Prekė	Aprašymas
IP versija	20.0.0
Intel Quartus Prime versija	21.2
Išleidimo data	2021.06.23

GPIO Intel FPGA IP funkcijos

GPIO IP branduolyje yra funkcijų, palaikančių įrenginio I/O blokus. Norėdami sukonfigūruoti GPIO IP branduolį, galite naudoti „Intel Quartus Prime“ parametrų rengyklę.

GPIO IP branduolys teikia šiuos komponentus:

• Dvigubo duomenų perdavimo spartos įvestis/išvestis (DDIO) – skaitmeninis komponentas, kuris padvigubina arba perpus sumažina ryšio kanalo duomenų perdavimo spartą.
• Delsos grandinės – sukonfigūruokite delsos grandines, kad atliktų konkretų delsą ir padėtų uždaryti įvesties/išvesties laiką.
• Įvesties / išvesties buferiai – prijunkite blokus prie FPGA.

GPIO Intel FPGA IP duomenų keliai

1 pav. Aukšto lygio View Vieno galo GPIO

2 lentelė. GPIO IP pagrindinio duomenų kelio režimai

Duomenų kelias	Registracijos režimas
	Apeiti	Paprasta registracija	DDR I/O
			Pilnas tarifas	Pusiau tarifas
Įvestis	Duomenys perduodami iš delsos elemento į šerdį, apeinant visus dvigubo duomenų perdavimo spartos įėjimus/išėjimus (DDIO).	Viso greičio DDIO veikia kaip paprastas registras, aplenkdamas pusės spartos DDIO. Montuotojas pasirenka, ar supakuoti registrą į I/O, ar įdiegti registrą šerdyje, atsižvelgdamas į srities ir laiko kompromisus.	Viso greičio DDIO veikia kaip įprastas DDIO, aplenkdamas pusės normos DDIO.	Viso tarifo DDIO veikia kaip įprastas DDIO. Pusės spartos DDIO konvertuoja visos spartos duomenis į pusės spartos duomenis.
Išvestis	Duomenys iš šerdies eina tiesiai į delsos elementą, apeinant visus DDIO.	Viso greičio DDIO veikia kaip paprastas registras, aplenkdamas pusės spartos DDIO. Montuotojas pasirenka, ar supakuoti registrą į I/O, ar įdiegti registrą šerdyje, atsižvelgdamas į srities ir laiko kompromisus.	Viso greičio DDIO veikia kaip įprastas DDIO, aplenkdamas pusės normos DDIO.	Viso tarifo DDIO veikia kaip įprastas DDIO. Pusės spartos DDIO konvertuoja visos spartos duomenis į pusės spartos duomenis.
Dvikryptis	Išvesties buferis valdo ir išvesties kaištį, ir įvesties buferį.	Viso greičio DDIO veikia kaip paprastas registras. Išvesties buferis valdo ir išvesties kaištį, ir įvesties buferį.	Viso tarifo DDIO veikia kaip įprastas DDIO. Išvesties buferis valdo ir išvesties kaištį, ir įvesties buferį. Įvesties buferis valdo trijų šlepečių rinkinį.	Viso tarifo DDIO veikia kaip įprastas DDIO. Pusės spartos DDIO konvertuoja visos spartos duomenis į pusę spartos. Išvesties buferis valdo ir išvesties kaištį, ir įvesties buferį. Įvesties buferis valdo trijų šlepečių rinkinį.

Jei naudojate asinchroninius aiškius ir iš anksto nustatytus signalus, visi DDIO dalijasi tais pačiais signalais.

Pusės ir visos spartos DDIO jungiasi prie atskirų laikrodžių. Kai naudojate pusės ir visos spartos DDIO, visos spartos laikrodis turi veikti dvigubai didesniu nei pusės dažnio dažniu. Norėdami patenkinti laiko reikalavimus, galite naudoti skirtingus fazių ryšius.

Susijusi informacija
Įvesties ir išvesties magistralės aukšti ir žemi bitai 12 puslapyje

Įvesties kelias

Trinkelė siunčia duomenis į įvesties buferį, o įvesties buferis tiekia delsos elementą. Kai duomenys patenka į delsos elemento išvestį, programuojami aplinkkelio multiplekseriai pasirenka naudotinas funkcijas ir kelius. Kiekviename įvesties kelyje yra dvi stages DDIO, kurie yra viso ir pusės tarifo.

2 pav. Supaprastinta View vieno galo GPIO įvesties kelio

1. Trinkelė priima duomenis.
2. DDIO IN (1) fiksuoja duomenis apie kylančius ir nusileidžiančius ck_fr kraštus ir siunčia duomenis, signalus (A) ir (B) toliau pateiktoje bangos formos paveikslėlyje vienu duomenų perdavimo greičiu.
3. DDIO IN (2) ir DDIO IN (3) perpus sumažina duomenų perdavimo spartą.
4. dout[3:0] pateikia duomenis kaip pusės tarifo magistralę.

3 pav. Įvesties kelio bangos forma DDIO režimu su pusės greičio konvertavimu

Šiame paveikslėlyje duomenys perduodami nuo visos spartos laikrodžio dvigubu duomenų perdavimo greičiu iki pusės spartos laikrodžio vieno duomenų perdavimo sparta. Duomenų perdavimo sparta dalijama iš keturių, o magistralės dydis padidinamas tokiu pačiu santykiu. Bendras pralaidumas per GPIO IP branduolį nesikeičia.

Faktinis skirtingų signalų laiko santykis gali skirtis priklausomai nuo konkretaus dizaino, delsos ir fazių, kuriuos pasirenkate viso ir pusės dažnio laikrodžiams.

Pastaba: GPIO IP branduolys nepalaiko dinaminio dvikrypčių kaiščių kalibravimo. Dėl programų, kurioms reikalingas dinaminis dvikrypčių kaiščių kalibravimas, žr. susijusią informaciją.

Susijusi informacija

• PHY Lite lygiagrečioms sąsajoms Intel FPGA IP Core vartotojo vadovas: Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai
  Pateikiama daugiau informacijos apie programas, kurioms reikalinga dinaminė UŠT dvikrypčiams kaiščiams.
• Išvesties ir išvesties įgalinimo keliai 7 puslapyje

Išvesties ir išvesties įgalinimo keliai

Išvesties delsos elementas siunčia duomenis į bloką per išvesties buferį.

Kiekviename išvesties kelyje yra dvi stages DDIO, kurie yra pusės ir viso tarifo.

4 pav. Supaprastinta View vieno galo GPIO išvesties kelio

5 pav. Išvesties kelio bangos forma DDIO režimu su pusės greičio konvertavimu

6 pav. Supaprastinta View Išvesties įjungimo kelias

Skirtumas tarp išvesties kelio ir išvesties įgalinimo (OE) kelio yra tas, kad OE kelyje nėra visos spartos DDIO. Norint palaikyti supakuotų registrų diegimą OE kelyje, paprastas registras veikia kaip viso greičio DDIO. Dėl tos pačios priežasties yra tik vienas pusės tarifo DDIO.

OE kelias veikia šiais trimis pagrindiniais režimais:

• Apėjimas – šerdis siunčia duomenis tiesiai į delsos elementą, apeinant visus DDIO.
• Supakuotas registras – apeina pusės tarifo DDIO.
• Pusės spartos SDR išvestis – pusės spartos DDIO konvertuoja duomenis iš visos spartos į pusę spartos.

Pastaba: GPIO IP branduolys nepalaiko dinaminio dvikrypčių kontaktų kalibravimo. Dėl programų, kurioms reikalingas dinaminis dvikrypčių kaiščių kalibravimas, žr. susijusią informaciją.

Susijusi informacija

• PHY Lite lygiagrečioms sąsajoms Intel FPGA IP Core vartotojo vadovas: Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai
  Pateikiama daugiau informacijos apie programas, kurioms reikalinga dinaminė UŠT dvikrypčiams kaiščiams.
• Įvesties kelias 5 puslapyje

GPIO Intel FPGA IP sąsajos signalai

Priklausomai nuo jūsų nurodytų parametrų nustatymų, GPIO IP branduoliui galimi skirtingi sąsajos signalai.

7 pav. GPIO IP pagrindinės sąsajos

8 pav. GPIO sąsajos signalai

3 lentelė. Pad sąsajos signalai

Tinklo sąsaja yra fizinis ryšys tarp GPIO IP šerdies ir kilimėlio. Ši sąsaja gali būti įvesties, išvesties arba dvikryptė sąsaja, priklausomai nuo IP branduolio konfigūracijos. Šioje lentelėje DYDIS yra duomenų plotis, nurodytas IP pagrindinių parametrų rengyklėje.

Signalo pavadinimas	Kryptis	Aprašymas
pad_in[SIZE-1:0]	Įvestis	Įvesties signalas iš trinkelės.
pad_in_b[DIZE-1:0]	Įvestis	Neigiamas diferencialinio įvesties signalo mazgas iš trinkelės. Šis prievadas pasiekiamas, jei įjungsite Naudokite diferencinį buferį variantas.
pad_out[SIZE-1:0]	Išvestis	Išvesties signalas į trinkelę.
pad_out_b[DIZE-1:0]	Išvestis	Neigiamas diferencialinio išvesties signalo mazgas. Šis prievadas pasiekiamas, jei įjungsite Naudokite diferencinį buferį variantas.
pad_io[dydis-1:0]	Dvikryptis	Dviejų krypčių signalo jungtis su trinkelėmis.
pad_io_b[SIZE-1:0]	Dvikryptis	Neigiamas diferencialinio dvikrypčio signalo jungties su trinkelėmis mazgas. Šis prievadas pasiekiamas, jei įjungsite Naudokite diferencinį buferį variantas.

4 lentelė. Duomenų sąsajos signalai

Duomenų sąsaja yra įvesties arba išvesties sąsaja nuo GPIO IP branduolio iki FPGA branduolio. Šioje lentelėje DYDIS yra duomenų plotis, nurodytas IP pagrindinių parametrų rengyklėje.

Signalo pavadinimas	Kryptis	Aprašymas
vakaras[DATA_SIZE-1:0]	Įvestis	Duomenų įvestis iš FPGA branduolio išvesties arba dvikrypčiu režimu. DATA_SIZE priklauso nuo registro režimo: Apeiti arba paprastas registras – DATA_SIZE = DYDIS DDIO be pusės greičio logikos – DATA_SIZE = 2 × DYDIS DDIO su pusės greičio logika – DATA_SIZE = 4 × DYDIS
dout[DATA_SIZE-1:0]	Išvestis	Duomenų išvestis į FPGA šerdį įvesties arba dvikrypčiu režimu, DATA_SIZE priklauso nuo registro režimo: Apeiti arba paprastas registras – DATA_SIZE = DYDIS DDIO be pusės greičio logikos – DATA_SIZE = 2 × DYDIS DDIO su pusės greičio logika – DATA_SIZE = 4 × DYDIS
oe[OE_SIZE-1:0]	Įvestis	OE įvestis iš FPGA šerdies išvesties režimu su Įgalinti išvesties įgalinimo prievadą įjungtas arba dvikryptis režimas. OE aktyvus aukštas. Perduodant duomenis nustatykite šį signalą į 1. Priimdami duomenis nustatykite šį signalą į 0. OE_SIZE priklauso nuo registro režimo: Apeiti arba paprastas registras – DATA_SIZE = DYDIS DDIO be pusės greičio logikos – DATA_SIZE = DYDIS DDIO su pusės greičio logika – DATA_SIZE = 2 × DYDIS

5 lentelė. Laikrodžio sąsajos signalai

Laikrodžio sąsaja yra įvesties laikrodžio sąsaja. Jį sudaro skirtingi signalai, priklausomai nuo konfigūracijos. GPIO IP branduolys gali turėti nulį, vieną, du arba keturis laikrodžio įėjimus. Laikrodžio prievadai skirtingose ​​konfigūracijose rodomi skirtingai, kad atspindėtų tikrąją laikrodžio signalo atliekamą funkciją.

Signalo pavadinimas	Kryptis	Aprašymas
ck	Įvestis	Įvesties ir išvesties keliuose šis laikrodis tiekia supakuotą registrą arba DDIO, jei išjungiate Pusės tarifo logika parametras. Dviejų krypčių režimu šis laikrodis yra unikalus įvesties ir išvesties kelių laikrodis, jei išjungiate Atskiri įvesties/išvesties laikrodžiai parametras.
ck_fr	Įvestis	Įvesties ir išvesties keliuose šie laikrodžiai maitina visos ir pusės spartos DDIO, jei įjungiate Pusės tarifo logika parametras. Dviejų krypčių režimu įvesties ir išvesties keliai naudoja šiuos laikrodžius, jei išjungiate Atskiri įvesties/išvesties laikrodžiai parametras.
ck_hr
ck_in	Įvestis	Dviejų krypčių režimu šie laikrodžiai tiekia supakuotą registrą arba DDIO įvesties ir išvesties keliuose, jei nurodote abu šiuos parametrus: Išjunkite Pusės tarifo logika parametras. Įjunkite Atskiri įvesties/išvesties laikrodžiai parametras.
ck_out
ck_fr_in	Įvestis	Dvikrypčiu režimu šie laikrodžiai įvesties ir išvesties keliuose tiekia viso ir pusės dažnio DDIOS, jei nurodote abu šiuos nustatymus Įjunkite Pusės tarifo logika parametras. Įjunkite Atskiri įvesties/išvesties laikrodžiai parametras. Pavyzdžiui,ample, ck_fr_out tiekia visos spartos DDIO išvesties kelyje.
ck_fr_out
ck_hr_in
ck_hr_out
tiltas	Įvestis	Laikrodžio įjungimas.

6 lentelė. Nutraukimo sąsajos signalai

Terminalo sąsaja sujungia GPIO IP šerdį su įvesties/išvesties buferiais.

Signalo pavadinimas	Kryptis	Aprašymas
serijos nutraukimo valdymas	Įvestis	Įvestis iš užbaigimo valdymo bloko (OCT) į buferius. Jis nustato buferio serijos varžos vertę.
lygiagretaus termino valdymas	Įvestis	Įvestis iš užbaigimo valdymo bloko (OCT) į buferius. Jis nustato buferio lygiagrečios varžos vertę.

7 lentelė. Sąsajos signalų nustatymas iš naujo

Atstatymo sąsaja sujungia GPIO IP šerdį su DDIO.

Signalo pavadinimas	Kryptis	Aprašymas
sclr	Įvestis	Sinchroninis aiškus įėjimas. Negalima, jei įgalinate sset.
aclr	Įvestis	Asinchroninis aiškus įėjimas. Aktyvus aukštas. Neįmanoma, jei įgalinate aset.
aset	Įvestis	Asinchroninis rinkinio įėjimas. Aktyvus aukštas. Neįmanoma, jei įgalinate aclr.
sset	Įvestis	Sinchroninis rinkinio įėjimas. Neįmanoma, jei įgalinate slr.

Susijusi informacija
Įvesties ir išvesties magistralės aukšti ir žemi bitai 12 puslapyje

Bendri signalai

• Įvesties, išvesties ir OE keliai turi tuos pačius aiškius ir iš anksto nustatytus signalus.
• Išvesties ir OE kelias turi tuos pačius laikrodžio signalus.

Duomenų sąsajos duomenų bitų tvarka

9 pav. Duomenų bitų tvarkos konvencija

Šiame paveikslėlyje parodyta din, dout ir oe duomenų signalų bitų tvarka.

• Jei duomenų magistralės dydžio reikšmė yra DYDIS, LSB yra pačioje dešinėje.
• Jei duomenų magistralės dydžio reikšmė yra 2 × DYDIS, magistralė sudaryta iš dviejų žodžių DYDIS .
• Jei duomenų magistralės dydžio reikšmė yra 4 × DYDIS, magistralė sudaryta iš keturių DYDŽIO žodžių.
• LSB yra labiausiai dešinėje kiekvieno žodžio pozicijoje.
• Dešinėje esantis žodis nurodo pirmąjį žodį, išeinantį išvesties magistralėse, ir pirmąjį žodį, išeinantį įvesties magistralėse.

Susijusi informacija
Įvesties kelias 5 puslapyje

Įvesties ir išvesties magistralės aukšti ir žemi bitai

Aukštieji ir žemieji įvesties arba išvesties signalų bitai yra įtraukti į din ir dout įvesties ir išvesties magistrales.

Įvesties magistralė

Din magistralei, jei datain_h ir datain_l yra aukštieji ir žemieji bitai, kurių kiekvienas plotis yra datain_width:

• duomenų_h = din[(2 × duomenų_plotis – 1):duomenų_plotis]
• duomenų_l = din[(duomenų_plotis – 1):0]

Pavyzdžiui,ample, din[7:0] = 8'b11001010:

• duomenų_h = 4'b1100
• datain_l = 4'b1010

Išvesties magistralė

Jei duot magistralės dataout_h ir dataout_l yra aukštieji ir žemieji bitai, kurių kiekvienas plotis yra dataout_width:

• dataout_h = dout [(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(duomenų_plotis – 1):0]

Pavyzdžiui,ample, dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Duomenų sąsajos signalai ir atitinkami laikrodžiai

8 lentelė. Duomenų sąsajos signalai ir atitinkami laikrodžiai

Signalo pavadinimas	Parametrų konfigūracija			Laikrodis
	Registracijos režimas	Pusė tarifo	Atskiri Laikrodžiai
din	Paprasta registracija DDIO	Išjungta	Išjungta	ck
	DDIO	On	Išjungta	ck_hr
	Paprasta registracija DDIO	Išjungta	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Paprasta registracija DDIO	Išjungta	Išjungta	ck
	DDIO	On	Išjungta	ck_hr
	Paprasta registracija DDIO	Išjungta	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Visi trinkelių signalai	Paprasta registracija DDIO	Išjungta	Išjungta	ck
	DDIO	On	Išjungta	ck_fr
	Paprasta registracija DDIO	Išjungta	On	Įvesties kelias: ck_in Išvesties kelias: ck_out
	DDIO	On	On	Įvesties kelias: ck_fr_in Išvesties kelias: ck_fr_out

Išteklių panaudojimo ir projektavimo našumo tikrinimas

Galite peržiūrėti „Intel Quartus Prime“ kompiliavimo ataskaitas, kad gautumėte išsamios informacijos apie išteklių naudojimą ir savo dizaino našumą.

1. Meniu spustelėkite Apdorojimas ➤ Pradėti kompiliavimą paleisti visą kompiliaciją.
2. Sukūrę dizainą, spustelėkite Apdorojimas ➤ Kompiliavimo ataskaita.
3. Naudojant Turinys, eikite į Montuotojas ➤ Išteklių skyrius.
   a. Į view išteklių naudojimo informaciją, pasirinkite Išteklių naudojimo suvestinė.
   b. Į view išteklių naudojimo informaciją, pasirinkite Išteklių panaudojimas pagal subjektą.

GPIO Intel FPGA IP parametrų nustatymai

GPIO IP branduolio parametrų nustatymus galite nustatyti „Intel Quartus Prime“ programinėje įrangoje. Yra trys pasirinkimų grupės: Generolas, Buferis, ir Registrai.

9 lentelė. GPIO IP pagrindiniai parametrai – Bendra

Parametras	Būklė	Leidžiamos vertės	Aprašymas
Duomenų kryptis	—	Įvestis Išvestis  Bidir	Nurodo GPIO duomenų kryptį.
Duomenų plotis	—	1 iki 128	Nurodo duomenų plotį.
Naudokite senus aukščiausio lygio prievadų pavadinimus	—	On Išjungta	Naudokite tuos pačius prievadų pavadinimus kaip ir Stratix V, Arria V ir Cyclone V įrenginiuose. Pavyzdžiui,ample, dout tampa dataout_h ir dataout_l, o din tampa datain_h ir datain_l. Pastaba: šių prievadų veikimas skiriasi nuo Stratix V, Arria V ir Cyclone V įrenginių veikimo. Perkėlimo gairių ieškokite susijusioje informacijoje.

10 lentelė. GPIO IP pagrindiniai parametrai – buferis

Parametras	Būklė	Leidžiamos vertės	Aprašymas
Naudokite diferencinį buferį	—	On  Išjungta	Jei įjungta, įjungia diferencialinius I/O buferius.
Naudokite pseudo diferencialinį buferį	Duomenų kryptis = Išvestis Naudoti diferencialinį buferį = Įjungta	On  Išjungta	Jei įjungtas išvesties režimu, įjungiamas pseudo diferencialinis išvesties buferis. Ši parinktis automatiškai įjungiama naudojant dvikryptį režimą, jei įjungiate Naudokite diferencinį buferį.
Naudokite magistralės laikymo grandinę	Duomenų kryptis = Įvestis arba Bidir Naudoti diferencialinį buferį = Išjungta	On  Išjungta	Jei įjungta, magistralės sulaikymo grandinė gali silpnai išlaikyti signalą ant įvesties/išvesties kaiščio paskutinėje būsenoje, kai išvesties buferio būsena bus 1 arba 0, bet ne didelės varžos.
Naudokite atvirą kanalizacijos išėjimą	Duomenų kryptis = Output arba Bidir Naudoti diferencialinį buferį = Išjungta	On  Išjungta	Jei įjungta, atvira nutekėjimo išvestis leidžia įrenginiui teikti sistemos lygio valdymo signalus, pvz., pertraukimo ir rašymo įjungimo signalus, kuriuos gali patvirtinti keli jūsų sistemos įrenginiai.
Įgalinti išvesties įgalinimo prievadą	Duomenų kryptis = Išvestis	On  Išjungta	Jei įjungta, naudotojas gali įvesti į OE prievadą. Ši parinktis automatiškai įjungiama naudojant dvikryptį režimą.
Įgalinti serijos užbaigimo / lygiagrečiojo užbaigimo prievadus	—	On  Išjungta	Jei įjungta, įjungia išvesties buferio serijos užbaigimo ir lygiagrečiojo užbaigimo valdymo prievadus.

11 lentelė. GPIO IP pagrindiniai parametrai – registrai

Parametras	Būklė	Leidžiamos vertės	Aprašymas
Registracijos režimas	—	Nėra  Paprastas registras  DDIO	Nurodo GPIO IP branduolio registravimo režimą: Nėra– nurodo paprastą laidų jungtį iš/į buferį. Paprastas registras– nurodoma, kad DDIO naudojamas kaip paprastas registras vieno duomenų perdavimo spartos režimu (SDR). Montuotojas gali supakuoti šį registrą į I/O. DDIO— nurodoma, kad IP branduolys naudoja DDIO.
Įgalinti sinchroninį išvalymą / iš anksto nustatytą prievadą	Registracijos režimas = DDIO	Nėra  Aišku  Iš anksto nustatytas	Nurodo, kaip įdiegti sinchroninio atstatymo prievadą. Nėra– Išjungiamas sinchroninio atstatymo prievadas. Aišku– Įgalina SCLR prievadą sinchroniniam išvalymui. Iš anksto nustatytas– Įjungia SSET prievadą sinchroniniam išankstiniam nustatymui.
Įgalinti asinchroninį valymą / iš anksto nustatytą prievadą	Registracijos režimas = DDIO	Nėra  Aišku  Iš anksto nustatytas	Nurodo, kaip įdiegti asinchroninio atstatymo prievadą. Nėra– Išjungiamas asinchroninio atstatymo prievadas. Aišku– Įgalina ACLR prievadą asinchroniniam išvalymui. Iš anksto nustatytas– Įjungia ASET prievadą asinchroniniam išankstiniam nustatymui. ACLR ir ASET signalai yra aktyvūs.
Įgalinti laikrodžio įjungimo prievadus	Registracijos režimas = DDIO	On  Išjungta	On– atskleidžia laikrodžio įjungimo (CKE) prievadą, kad galėtumėte valdyti, kada duomenys įjungiami arba išjungiami. Šis signalas neleidžia perduoti duomenų be jūsų kontrolės. Išjungta— Laikrodžio įjungimo prievadas neatskleidžiamas ir duomenys visada automatiškai patenka per registrą.
Pusės tarifo logika	Registracijos režimas = DDIO	On  Išjungta	Jei įjungta, įjungia pusės greičio DDIO.
Atskiras įvesties / išvesties laikrodžiai	Duomenų kryptis = Bidir  Registro režimas = paprastas registras arba DDIO	On  Išjungta	Jei įjungta, dvikrypčiu režimu įjungiami atskiri laikrodžiai (CK_IN ir CK_OUT) įvesties ir išvesties keliams.

Susijusi informacija

• Įvesties ir išvesties magistralės aukšti ir žemi bitai 12 puslapyje
• Gairė: Sukeiskite datain_h ir datain_l prievadus perkeltame IP 23 puslapyje

Registruokis Pakavimas

GPIO IP branduolys leidžia supakuoti registrą į periferiją, kad sutaupytumėte plotą ir išteklius.

Viso greičio DDIO įvesties ir išvesties kelyje galite sukonfigūruoti kaip apverstąjį diską. Norėdami tai padaryti, pridėkite .qsf priskyrimus, išvardytus šioje lentelėje.

12 lentelė. Registro pakavimo QSF priskyrimai

Kelias	QSF užduotis
Įvesties registro pakavimas	QSF priskyrimas set_instance_assignment -pavadinimas FAST_INPUT_REGISTER ON -to
Išvesties registro pakavimas	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Išvesties įgalinti registro pakavimą	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

Pastaba: šios priskyrimai negarantuoja registro supakavimo. Tačiau šios užduotys leidžia montuotojui rasti legalią vietą. Priešingu atveju montuotojas šlepetę laiko šerdyje.

GPIO Intel FPGA IP laikas

GPIO IP branduolio našumas priklauso nuo įvesties / išvesties apribojimų ir laikrodžio fazių. Norėdami patvirtinti GPIO konfigūracijos laiką, „Intel“ rekomenduoja naudoti laiko analizatorių.

Susijusi informacija
„Intel Quartus Prime“ laiko analizatorius

Laiko nustatymo komponentai

GPIO IP pagrindinius laiko komponentus sudaro trys keliai.

• Įvesties / išvesties sąsajos keliai – nuo ​​FPGA iki išorinių priėmimo įrenginių ir nuo išorinių perdavimo įrenginių iki FPGA.
• Pagrindiniai duomenų ir laikrodžio sąsajos keliai – nuo ​​I/O iki branduolio ir nuo šerdies iki įvesties/išvesties.
• Perkėlimo keliai – iš pusės tarifo į pilno tarifo DDIO ir iš viso į pusės tarifo DDIO.

Pastaba: Laiko analizatorius traktuoja kelią DDIO_IN ir DDIO_OUT blokuose kaip juodąsias dėžes.

10 pav. Įvesties kelio laiko komponentai

11 pav. Išvesties kelio laiko komponentai

12 pav. Išvesties įgalinimo kelio laiko komponentai

Vėlavimo elementai

„Intel Quartus Prime“ programinė įranga automatiškai nenustato delsos elementų, kad padidintų įvesties / išvesties laiko analizės laisvumą. Norėdami uždaryti laiko nustatymą arba padidinti laisvumą, rankiniu būdu nustatykite delsos elementus „Intel Quartus Prime“ nustatymuose file (.qsf).

13 lentelė. Vėlavimo elementai .qsf priskyrimai

Norėdami pasiekti delsos elementus, nurodykite šiuos priskyrimus .qsf.

Vėlavimo elementas	.qsf Užduotis
Įvesties delsos elementas	set_instance_assignment to -pavadinimas INPUT_DELAY_CHAIN ​​<0..63>
Išvesties delsos elementas	set_instance_assignment to -pavadinimas OUTPUT_DELAY_CHAIN ​​<0..15>
Išvesties įgalinimo delsos elementas	set_instance_assignment to -pavadinimas OE_DELAY_CHAIN ​​<0..15>

Laiko analizė

„Intel Quartus Prime“ programinė įranga automatiškai negeneruoja SDC laiko apribojimų GPIO IP branduoliui. Turite rankiniu būdu įvesti laiko apribojimus.

Laikykitės laiko nurodymų ir pvzampkad būtų užtikrinta, jog laiko analizatorius teisingai analizuotų įvesties/išvesties laiką.

• Norėdami atlikti tinkamą įvesties / išvesties sąsajos kelių laiko analizę, nurodykite duomenų kaiščių sistemos lygio apribojimus, taikomus sistemos laikrodžio kaiščiui .sdc. file.
• Norėdami atlikti tinkamą pagrindinių sąsajos kelių laiko analizę, apibrėžkite šiuos laikrodžio nustatymus .sdc. file:
  — Laikrodis iki pagrindinių registrų
  — Paprastų registrų ir DDIO režimų įvesties / išvesties registrų laikrodis

Susijusi informacija
AN 433: Šaltinio sinchroninių sąsajų apribojimas ir analizė
Aprašomi šaltinio sinchroninių sąsajų suvaržymo ir analizės metodai.

Vieno duomenų perdavimo spartos įvesties registras

13 pav. Vieno duomenų perdavimo spartos įvesties registras

14 lentelė. Vieno duomenų spartos įvesties registras .sdc komanda Pvzamples

komandą	Komanda Example	Aprašymas
sukurti_laikrodį	Create_clock -name sdr_in_clk -period „100 MHz“ sdr_in_clk	Sukuria įvesties laikrodžio laikrodžio nustatymą.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Nurodo laiko analizatoriui analizuoti įvesties įvesties / išvesties laiką su 0.15 ns įvesties delsa.

Viso ar pusės greičio DDIO įvesties registras

Viso ir pusės spartos DDIO įvesties registrų įvesties pusės yra vienodos. Galite tinkamai apriboti sistemą naudodami virtualų laikrodį, kad modeliuotumėte lusto siųstuvą su FPGA.

14 pav. Viso greičio arba pusės spartos DDIO įvesties registras

15 lentelė. Viso greičio arba pusės spartos DDIO įvesties registras .sdc komanda Examples

komandą	Komanda Example	Aprašymas
sukurti_laikrodį	Create_clock -name virtualus_clock - periodas "200 MHz" Create_clock -name ddio_in_clk -periodą "200 MHz" ddio_in_clk	Sukurkite laikrodžio nustatymą virtualiam laikrodžiui ir DDIO laikrodžiui.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -laikrodis virtualus_clock 0.25 ddio_in_data	Nurodykite laiko analizatorių analizuoti teigiamą ir neigiamą perdavimo laikrodžio kraštą. Atkreipkite dėmesį į -add_delay antroje komandoje set_input_delay.
set_false_path	set_false_path -fall_from virtualus_clock -rise_to ddio_in_clk set_false_path -kilimas_nuo virtualus_clock -fall_to ddio_in_clk	Nurodykite laiko analizatorių nepaisyti teigiamo laikrodžio krašto iki neigiamo krašto suaktyvinto registro ir neigiamo laikrodžio krašto iki teigiamo krašto suaktyvinto registro. Pastaba: ck_hr dažnis turi būti pusė ck_fr dažnio. Jei I/O PLL valdo laikrodžius, galite apsvarstyti galimybę naudoti komandą derive_pll_clocks .sdc.

Vieno duomenų perdavimo spartos išvesties registras

15 pav. Vieno duomenų spartos išvesties registras

16 lentelė. Vieno duomenų spartos išvesties registras .sdc komanda Pvzamples

komandą	Komanda Example	Aprašymas
Create_clock ir create_generated_clock	Create_clock -name sdr_out_clk -periodas „100 MHz“ sdr_out_clk Create_generated_clock -source sdr_out_clk -name sdr_out_outclk sdr_out_outclk	Sugeneruokite šaltinio laikrodį ir išvesties laikrodį, kad galėtumėte perduoti.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Nurodo laiko analizatoriui analizuoti išvesties duomenis, kuriuos reikia perduoti pagal išvesties laikrodį.

Viso ar pusės greičio DDIO išvesties registras

Viso ir pusės spartos DDIO išvesties registrų išvesties pusės yra vienodos.

17 lentelė. DDIO išvesties registras .sdc komanda Pvzamples

komandą	Komanda Example	Aprašymas
Create_clock ir create_generated_clock	Create_clock -name ddio_out_fr_clk -periodas „200 MHz“ ddio_out_fr_clk Create_generated_clock -source ddio_out_fr_clk -pavadinimas ddio_out_fr_outclk ddio_out_fr_outclk	Sugeneruokite laikrodžius į DDIO ir laikrodį, kad galėtumėte perduoti.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -laikrodis_ruduo -laikrodis ddio_out_fr_outclk 0.55 ddio_out_fr_data	Nurodykite laiko analizatorių analizuoti teigiamus ir neigiamus duomenis pagal išvesties laikrodį.
set_false_path	set_false_path -kilimas_nuo ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Nurodykite laiko analizatorių nekreipti dėmesio į kylančią šaltinio laikrodžio briauną prieš krintantį išvesties laikrodžio kraštą ir krentančią šaltinio laikrodžio kraštą prieš kylantį išvesties laikrodžio kraštą

Laiko uždarymo gairės

Jei nenustatysite įvesties delsos grandinės, GPIO įvesties registruose greičiausiai nepavyks persiųsti įvesties / išvesties sulaikymo laiko. Šį gedimą sukelia laikrodžio delsa, didesnė už duomenų delsą.

Kad išlaikytumėte sulaikymo laiką, pridėkite delsą į įvesties duomenų kelią naudodami įvesties delsos grandinę. Paprastai įvesties delsos grandinė yra apie 60 ps per žingsnį esant 1 greičio klasei. Kad gautumėte apytikslį įvesties delsos grandinės nustatymą, kad būtų praleistas laikas, neigiamą sulaikymo atsipalaidavimą padalinkite iš 60 ps.

Tačiau jei I/O PLL valdo GPIO įvesties registrų laikrodžius (paprastas registras arba DDIO režimas), galite nustatyti kompensavimo režimą į šaltinio sinchroninį režimą. Montuotojas bandys sukonfigūruoti įvesties / išvesties PLL, kad būtų atlikta geresnė sąranka, ir išlaikys laisvą įvesties įvesties / išvesties laiko analizę.

GPIO išvesties ir išvesties įgalinimo registrams galite pridėti delsą prie išvesties duomenų ir laikrodžio naudodami išvesties ir išvesties įgalinimo delsos grandines.

• Jei pastebėsite sąrankos laiko pažeidimą, galite padidinti išvesties laikrodžio delsos grandinės nustatymą.
• Jei pastebėsite sulaikymo laiko pažeidimą, galite padidinti išvesties duomenų delsos grandinės nustatymą.

GPIO Intel FPGA IP dizainas Examples

GPIO IP branduolys gali sukurti dizainą, pvzamples, kurios atitinka jūsų IP konfigūraciją parametrų rengyklėje. Galite naudoti šiuos dizainus, pvzampkaip nuorodas į IP branduolį ir numatomą elgesį modeliuojant.

Galite sukurti dizainą pvzamples iš GPIO IP pagrindinių parametrų rengyklės. Nustatę norimus parametrus, spustelėkite Sukurti Example Dizainas. IP šerdis sukuria dizainą, pvzample šaltinis files jūsų nurodytame kataloge.

16 pav. Šaltinis Files Generated Design Example katalogas

Pastaba: .qsys files yra skirtos vidaus naudojimui projektuojant, pvzamptik karta. Negalite redaguoti šių .qsys files.

Sintezuojamas GPIO IP branduolys „Intel Quartus Prime Design Example

Sintezuojamas dizainas, pvzample yra kompiliacijai paruošta platformos dizainerio sistema, kurią galite įtraukti į „Intel Quartus Prime“ projektą.

Dizaino kūrimas ir naudojimas Example

Norėdami sukurti sintetinamą Intel Quartus Prime dizainą, pvzample nuo šaltinio files, vykdykite šią komandą dizaino pvzample katalogas:

quartus_sh -t make_qii_design.tcl

Norėdami nurodyti tikslų įrenginį, kurį norite naudoti, paleiskite šią komandą:

quartus_sh -t make_qii_design.tcl [įrenginio_pavadinimas]

TCL scenarijus sukuria qii katalogą, kuriame yra ed_synth.qpf projektas file. Šį projektą galite atidaryti ir kompiliuoti naudodami „Intel Quartus Prime“ programinę įrangą.

GPIO IP Core Simulation Design Example

Modeliavimo dizainas, pvzample naudoja jūsų GPIO IP pagrindinių parametrų nustatymus, kad sukurtų IP egzempliorių, prijungtą prie modeliavimo tvarkyklės. Vairuotojas generuoja atsitiktinį srautą ir viduje tikrina išeinančių duomenų teisėtumą.

Naudojant dizainą pvzample, galite paleisti modeliavimą naudodami vieną komandą, priklausomai nuo naudojamo treniruoklio. Modeliavimas parodo, kaip galite naudoti GPIO IP branduolį.

Dizaino kūrimas ir naudojimas Example

Norėdami sukurti modeliavimo dizainą, pvzample nuo šaltinio fileJei naudojate „Verilog“ simuliatorių, paleiskite šią komandą projektavimo programoje, pvzample katalogas:

quartus_sh -t make_sim_design.tcl

Norėdami sukurti modeliavimo dizainą, pvzample nuo šaltinio fileJei naudojate VHDL simuliatorių, paleiskite šią komandą projektavimo programoje, pvzample katalogas:

quartus_sh -t make_sim_design.tcl VHDL

TCL scenarijus sukuria SIM katalogą, kuriame yra pakatalogiai – po vieną kiekvienam palaikomam modeliavimo įrankiui. Kiekvieno modeliavimo įrankio scenarijus galite rasti atitinkamuose kataloguose.

IP migracijos srautas, skirtas Arria V, Cyclone V ir Stratix V įrenginiams

IP perkėlimo srautas leidžia perkelti Arria V, Cyclone V ir Stratix V įrenginių ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ir ALTIOBUF IP branduolius į Intel Arria 10 ir Intel Cyclone 10 GX įrenginių GPIO IP branduolį.

Šis IP perkėlimo srautas sukonfigūruoja GPIO IP branduolį, kad jis atitiktų ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ir ALTIOBUF IP branduolių parametrus, todėl galėsite atkurti IP branduolį.

Pastaba: kai kurie IP branduoliai palaiko IP perkėlimo srautą tik tam tikrais režimais. Jei jūsų IP branduolys veikia nepalaikomu režimu, gali tekti paleisti GPIO IP branduolio IP parametrų rengyklę ir sukonfigūruoti IP branduolį rankiniu būdu.

ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ir ALTIOBUF IP branduolių perkėlimas

Norėdami perkelti ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ir ALTIOBUF IP branduolius į GPIO Intel FPGA IP IP branduolį, atlikite šiuos veiksmus:

1. Atidarykite savo ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR arba ALTIOBUF IP branduolį IP parametrų rengyklėje.
2. Į Šiuo metu pasirinkta įrenginių šeima, pasirinkite Intel Arria 10 or Intel Cyclone 10 GX.
3. Spustelėkite Baigti kad atidarytumėte GPIO IP parametrų rengyklę.
   IP parametrų rengyklė konfigūruoja GPIO IP pagrindinius parametrus, panašius į ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR arba ALTIOBUF pagrindinius nustatymus.
4. Jei yra nesuderinamų parametrų, pasirinkite nauji palaikomi nustatymai.
5. Spustelėkite Baigti atkurti IP branduolį.
6. Pakeiskite savo ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR arba ALTIOBUF IP branduolio egzistavimą RTL į GPIO IP branduolį.

Pastaba: GPIO IP pagrindinio prievado pavadinimai gali neatitikti ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR arba ALTIOBUF IP pagrindinio prievado pavadinimų. Todėl paprasčiausio IP pagrindinio pavadinimo pakeitimo egzistavimo metu gali nepakakti.

Susijusi informacija
Įvesties ir išvesties magistralės aukšti ir žemi bitai 12 puslapyje

Gairė: Sukeiskite datain_h ir datain_l prievadus migruotame IP

Kai perkeliate GPIO IP iš ankstesnių įrenginių į GPIO IP branduolį, galite jį įjungti Naudokite senus aukščiausio lygio prievadų pavadinimus parinktis GPIO IP pagrindinių parametrų rengyklėje. Tačiau šių prievadų elgesys GPIO IP branduolyje skiriasi nuo IP branduolių, naudojamų Stratix V, Arria V ir Cyclone V įrenginiams.

GPIO IP branduolys nukreipia šiuos prievadus į išvesties registrus šiuose laikrodžio kraštuose:

• datain_h – kylančiame outclock krašte
• datain_l – krentančioje outclock briaunoje

Jei perkėlėte GPIO IP iš Stratix V, Arria V ir Cyclone V įrenginių, sukeiskite datain_h ir datain_l prievadus, kai sukuriate GPIO IP branduolio sugeneruotą IP.

Susijusi informacija
Įvesties ir išvesties magistralės aukšti ir žemi bitai 12 puslapyje

GPIO Intel FPGA IP vartotojo vadovo archyvai

IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą.

Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

IP pagrindinė versija	Vartotojo vadovas
20.0.0	GPIO Intel FPGA IP vartotojo vadovas: Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai
19.3.0	GPIO Intel FPGA IP vartotojo vadovas: Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai
19.3.0	GPIO Intel FPGA IP vartotojo vadovas: Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai
18.1	GPIO Intel FPGA IP vartotojo vadovas: Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai
18.0	GPIO Intel FPGA IP vartotojo vadovas: Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai
17.1	Intel FPGA GPIO IP Core vartotojo vadovas
17.0	Altera GPIO IP Core vartotojo vadovas
16.1	Altera GPIO IP Core vartotojo vadovas
16.0	Altera GPIO IP Core vartotojo vadovas
14.1	„Altera GPIO Megafunction“ vartotojo vadovas
13.1	„Altera GPIO Megafunction“ vartotojo vadovas

GPIO „Intel FPGA IP“ vartotojo vadovo dokumento peržiūros istorija: „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiai

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2021.07.15	21.2	20.0.0	Atnaujinta diagrama, kurioje parodyta supaprastinta view vieno galo GPIO įvesties kelią, kad atnaujintumėte dout[0] į dout[3] ir dout[3] į dout[0].
2021.03.29	21.1	20.0.0	Atnaujintas GPIO IP versijos numeris į 20.0.0.
2021.03.12	20.4	19.3.0	Atnaujinta IP perkėlimo gairė, kad būtų nurodyta, kad GPIO IP diskai datain_h kylančiame krašte ir datain_l krentančiame krašte.
2019.10.01	19.3	19.3.0	Ištaisyta spausdinimo klaida .qsf priskyrimo koduose temoje apie delsos elementus.
2019.03.04	18.1	18.1	Temose apie įvesties kelią ir išvesties bei išvesties įgalinimo kelius: Pataisytos pastabos temose, siekiant nurodyti, kad GPIO Intel FPGA IP nepalaiko dinaminio dvikrypčių kontaktų kalibravimo. Pridėtos nuorodos į „PHY Lite“, skirtą lygiagrečioms sąsajoms „Intel FPGA IP Core User Guide“: „Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX Devices“, kad gautumėte daugiau informacijos apie programas, kurioms reikalingas dinaminis dvikrypčių kaiščių kalibravimas.
2018.08.28	18.0	18.0	Dokumentas pervardytas iš Intel FPGA GPIO IP Core vartotojo vadovo į GPIO Intel FPGA IP vartotojo vadovą: Intel Arria 10 ir Intel Cyclone 10 GX Devices. Pridėta nuoroda į Intel Stratix 10 GPIO IP vartotojo vadovą.  IP pervadintas iš „Intel FPGA GPIO“ į „GPIO Intel FPGA IP“.  Pataisyti „clk_fr“ ir „clk_hr“ atvejai į „ck_fr“ ir „ck_hr“.  Atnaujintos GPIO IP įvesties kelio ir išvesties kelių diagramos, kad būtų parodyti tikrieji IP pagrindinių signalų pavadinimai.

Data	Versija	Pakeitimai
2017 m. lapkritis	2017.11.06	Pridėtas Intel Cyclone 10 GX įrenginių palaikymas. Atnaujinti signalų pavadinimai paveiksluose, kad atitiktų signalų pavadinimus GPIO IP branduolyje. Pridėta išvesties kelio bangos forma. Pervadintas „Altera GPIO IP core“ į „Intel FPGA GPIO IP core“. Pervadintas „Altera IOPLL IP core“ į „Intel FPGA IOPLL IP core“. Pervadintas „TimeQuest Timing Analyzer“ į „Timing Analyzer“. „Qsys“ pervadintas į „Platformos dizaineris“. Paaiškinta, kad ASET ir ACLR signalai yra aktyvūs.
2017 m. gegužės mėn	2017.05.08	Atnaujinta lentelė, kurioje pateikiami GPIO buferio parametrai, kad būtų nurodytos sąlygos Naudokite magistralės laikymo grandinę parametro parinktis. Pervadintas į Intel.
2016 m. spalio mėn	2016.10.31	Atnaujinta įvesties kelio bangos forma. Pridėta tema, kurioje aprašomi aukšti ir žemi bitai triukšminguose ir dujiniuose autobusuose.
2016 m. rugpjūčio mėn	2016.08.05	Pridėtos pastabos apie dinaminį UŠT palaikymą GPIO IP branduolyje. Atnaujinta tema apie parametrų nustatymus, siekiant pagerinti tikslumą ir aiškumą. Atnaujinta skiltis apie dizaino kūrimą example. Pridėta gairių tema apie senų prievadų veikimą, kai perkeliate į GPIO IP branduolį iš Stratix V, Arria V ir Cyclone V įrenginių. Perrašėme ir pertvarkėme dokumentą, kad būtų aiškesnis ir patogumas. Quartus II egzemplioriai pakeisti į Quartus Prime.
2014 m. rugpjūčio mėn	2014.08.18	Pridėta laiko informacija. Pridėta registro pakavimo informacija. Pridėta Naudokite senus aukščiausio lygio prievadų pavadinimus parametras. Tai naujas parametras. Pridėta registro pakavimo informacija. Terminas „megafunction“ buvo pakeistas į IP branduolį.
2013 m. lapkritis	2013.11.29	Pradinis išleidimas.

Siųsti Atsiliepimus

GPIO Intel FPGA IP vartotojo vadovas: Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai

Dokumentai / Ištekliai

Intel GPIO Intel FPGA IP [pdfVartotojo vadovas GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Nuorodos

• Vartotojo vadovas