„Intel“ perkėlimo iš „Arria 10“ į „Stratix 10“ gairės, skirtos 10G Ethernet posistemiui
Perkėlimo iš „Intel® Arria® 10“ į „Intel® Stratix® 10“, skirtą 10G Ethernet posistemiui, gairės
Mažos delsos (LL) Ethernet 10G (10GbE) medijos prieigos valdiklio (MAC) Intel® FPGA IP branduolys apima Intel Stratix® 10 ir Intel Arria® 10 dizaino examples, kurios atitinka IEEE 802.3-2008 specifikacijas. Sąsajos tarp Intel Stratix 10 LL 10GbE MAC Intel FPGA IP branduolio ir fizinės sąsajos (PHY) IP branduolio skiriasi, palyginti su Intel Arria 10 LL 10GbE MAC Intel FPGA IP šerdimi su PHY IP šerdimi.
Šios perėjimo gairės skirtos tiems, kurie yra susipažinę su Intel Arria 10 LL 10GbE MAC Intel FPGA IP branduoliu. Naudokite šias perkėlimo gaires, jei norite perkelti Intel Arria 10 LL 10GbE MAC dizainą, kad galėtumėte naudoti Intel Stratix 10 įrenginius.
Intel Stratix 10 LL 10GbE MAC sistema
„Intel Stratix 10“ ir „Intel Arria 10 Design Ex“ palyginimasamples LL 10GbE MAC Intel FPGA IP Core
| Dizainas Pvzample | MAC variantas | PHY | Vystymo rinkinys | Intel Arria 10 | Intel Stratix 10 |
| 10GBASE-R
Ethernet |
10G | Native PHY (palaiko L/H plyteles Native PHY, skirta „Intel Stratix 10“) | „Intel Arria 10“ / „Intel Stratix 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Taip |
| 1G/2.5G Ethernet su 1588 | 1G/2.5G | 1G/2.5G/5G/10G
Kelių spartų Ethernet PHY |
„Intel Arria 10“ / „Intel Stratix 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Taip |
| 1G/2.5G/10G
Ethernet |
1G/2.5G/10G | 1G/2.5G/5G/10G
Kelių spartų Ethernet PHY |
„Intel Arria 10“ / „Intel Stratix 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Taip |
| 10GBASE-R
Registracijos režimas Ethernet |
10G | Gimtoji PHY | „Intel Arria 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Nėra |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA | Taip | Nėra |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE ir 10GBASE-KR PHY | „Intel Arria 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Nėra |
| tęsė. | |||||
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
| Dizainas Pvzample | MAC variantas | PHY | Vystymo rinkinys | Intel Arria 10 | Intel Stratix 10 |
| 1G/10G Ethernet su 1588 | 1G/10G | 1G/10GbE ir 10GBASE-KR PHY | „Intel Arria 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Nėra |
| 10 mln. /
100M/1G/10G Ethernet |
10 mln. /
100M/1G/10G |
1G/10GbE ir 10GBASE-KR PHY | „Intel Arria 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Nėra |
| 10 mln. /
100M/1G/10G Ethernet su 1588 |
10 mln. /
100M/1G/10G |
1G/10GbE ir 10GBASE-KR PHY | „Intel Arria 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Nėra |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G
Kelių spartų Ethernet PHY |
„Intel Arria 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Nėra |
| 10G USXGMII
Ethernet |
1G / 2.5G / 5G / 10G (USXGMII) | 1G/2.5G/5G/10G
Kelių spartų Ethernet PHY |
„Intel Arria 10 GX“ siųstuvo-imtuvo signalo vientisumas | Taip | Nėra |
Pastaba:
Galite pasiekti pateiktą dizainą, pvzamples per LL 10GbE MAC parametrų rengyklę Intel Quartus® Prime Pro Edition programinėje įrangoje.
Susijusi informacija
- Mažos delsos Ethernet 10G MAC vartotojo vadovas
- „Intel Stratix 10 Low Latency Ethernet 10G MAC Design Example Vartotojo vadovas
- „Intel Stratix 10 L-“ ir „H-Tile“ siųstuvo-imtuvo PHY vartotojo vadovas
Palaikomos konfigūracijos, skirtos Intel Stratix 10 ir Intel Arria 10 LL 10GbE MAC dizaino
Šioje lentelėje išvardytos visos galimos Intel Stratix 10 ir Intel Arria 10 Ethernet IP konfigūracijos.
Palaikomos konfigūracijos, skirtos Intel Arria 10 ir Intel Stratix 10 Ethernet IP konfigūracijai
| IP branduolys | Intel Arria 10 | Intel Stratix 10 | |
| LL 10GbE MAC | Greitis | • 10G | |
| • 1G/10G | |||
| • 10M/100M/1G/10G | |||
| • 1G/2.5G | |||
| • 1G/2.5G/10G | |||
| • 1G / 2.5G / 5G / 10G (USXGMII sąsaja) | |||
| • 10M/100M/1G/2.5G | |||
| • 10M/100M/1G/2.5G/10G | |||
| IEEE 1588v2 funkcija | • 10G | • 10G | |
| • 1G/10G | • 1G/10G | ||
| • 10M/100M/1G/10G | • 10M/100M/1G/10G | ||
| • 1G/2.5G | • 1G/2.5G | ||
| • 1G/2.5G/10G | |||
| tęsė. | |||
| IP branduolys | Intel Arria 10 | Intel Stratix 10 | |
| 1G/2.5G/5G/10G Kelių spartų Ethernet PHY | Greitis | • 2.5G
• 1G/2.5G • 1G / 2.5G / 10G (MGBASE-T PHY) • 1G / 2.5G / 5G / 10G (USXGMII sąsaja / NBASE-T PHY) |
|
| IEEE 1588v2 funkcija | • 2.5G
• 1G/2.5G |
• 2.5G
• 1G/2.5G • 1G/2.5G/10G Nepalaikomas įgalintas SGMII režimas. |
|
| SGMII režimas | Nėra | • 1G/2.5G
• 1G/2.5G/10G |
|
| XAUI PHY | Yra | Nėra | |
| „Intel Stratix 10 L-tile/H-tile“ siųstuvas-imtuvas Native PHY | Nėra | Palaikomi išankstiniai nustatymai:
• 10GBASE-R • 10GBASE-R 1588 • 10GBASE-R maža delsa • 10GBASE-R su KR FEC |
|
| „Intel Arria 10“ siųstuvas-imtuvas Native PHY | Palaikomi išankstiniai nustatymai:
• 10GBASE-R • 10GBASE-R registro režimas • 10GBASE-R maža delsa • 10GBASE-R su KR FEC |
Nėra | |
| Intel Arria 10 1G/10GbE ir 10GBASE-KR PHY | Yra | Nėra | |
| Intel Stratix 10 10GBASE-KR PHY | Nėra | Yra | |
Laikrodžio ir atstatymo infrastruktūra
„Intel Stratix 10 LL 10GbE MAC“ ir „Intel Stratix 10“ siųstuvo-imtuvo vietiniai PHY IP branduoliai
Galite sukonfigūruoti Intel Stratix 10 Transceiver Native PHY IP branduolį, kad įdiegtų 10GBASE-R PHY su Ethernet specifiniu fiziniu sluoksniu, veikiančiu 10.3125 Gbps duomenų perdavimo sparta, kaip apibrėžta IEEE 49-802.3 specifikacijos 2008 punkte. Ši konfigūracija suteikia XGMII į LL 10GbE MAC Intel FPGA IP branduolį ir įgyvendina vieno kanalo 10.3125 Gbps PHY, skirtą tiesioginiam prijungimui prie mažo formos faktoriaus prijungiamo plius (SFP+) optinio modulio naudojant mažos formos koeficiento sąsają (SFI) specifikacija.
Toliau pateiktame paveikslėlyje parodytas perėjimas nuo Intel Arria 10 dizaino prie Intel Stratix 10 dizaino.
Laikrodžio ir atstatymo schema, skirta LL 10GbE MAC ir „Intel Stratix 10“ siųstuvo-imtuvo vietiniam PHY 10GBASE-R dizaino example sąsaja
Susijusi informacija
AN795: 10G eterneto posistemio, naudojančio mažos delsos 10G MAC IP branduolį „Arria 10“ įrenginiuose, įgyvendinimo gairės
„Intel Stratix 10 LL 10GbE MAC“ ir „Intel Stratix 10 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Cores“
1G/2.5G/5G/10G kelių spartų Ethernet PHY Intel FPGA IP branduolys, skirtas Intel Stratix 10 įrenginiams, suteikia GMII ir XGMII prie LL 10GbE MAC Intel FPGA IP branduolio. 1G/2.5G/5G/10G kelių spartų Ethernet PHY IP branduolys įgyvendina vieno kanalo 1G/2.5G/5G/10Gbps nuoseklųjį PHY. Konstrukcija suteikia tiesioginį ryšį su 1G/2.5GbE dvigubo greičio SFP+ prijungiamais moduliais, MGBASE-T variniais išoriniais PHY įrenginiais arba lustų sąsajomis. Šie IP branduoliai palaiko perkonfigūruojamą duomenų perdavimo spartą.
Toliau pateiktame paveikslėlyje parodytas perėjimas nuo Intel Arria 10 dizaino į Intel Stratix 10 dizainą.
Laikrodžio ir atstatymo schema, skirta LL 10GbE MAC ir 1G/2.5G/5G/10G kelių spartų Ethernet PHY Design Example (1G/2.5G/10G režimas), skirtas „Intel Stratix 10“ įrenginiams
Toliau pateiktame paveikslėlyje parodyta naujausia 1G/2.5G eterneto su IEEE 1588v2 funkcijų dizainu, pvz., laikrodžio ir atstatymo schemaample skirta „Intel Stratix 10“ įrenginiams. Yra skirtumų tarp šio sprendimo ir versijos, kuri buvo pristatyta „Intel Arria 10“ įrenginiuose. Modifikuoti reikia perkeliant dizainą iš Intel Arria 10 įrenginių į Intel Stratix 10 įrenginius.
Laikrodžio ir atstatymo schema, skirta LL 10GbE MAC ir 1G/2.5G/5G/10G kelių spartų Ethernet PHY Design Example (1G/2.5G režimas su IEEE 1588v2 funkcija), skirtas „Intel Stratix 10“ įrenginiams
„Intel Stratix 10“ įrenginiuose galimas naujas įvesties laikrodžio prievadas latency_sclk. Šis prievadas pasiekiamas, kai įjungiate parametrą Įgalinti delsos matavimo prievadus „Intel Stratix 10 L/H-Tile Transceiver Native PHY IP core“ arba parametrą Enable IEEE 1588 Precision Time Protocol 1G/2.5G/5G/10G Multi- norma Ethernet PHY Intel FPGA IP branduolys. Šis prievadas reikalingas „Intel Stratix 10“ įrenginių deterministinio delsos matavimo modeliui. Daugiau informacijos rasite Intel Stratix 10 L/H-Tile Transceiver PHY vartotojo vadovo skyriuje Deterministinio delsos naudojimo modelis.
Norėdami prijungti įvesties / išvesties fazės blokuotą kilpą (IOPLL), pridėkite Intel Stratix 10 Clock Control (stratix10_clkctrl) IP iš IP katalogo. IOPLL suteikia du sampŠios konstrukcijos laikrodžiai: 53.33 MHz 2.5G režimui ir 80 MHz 1G režimui.
Toliau pateiktame paveikslėlyje parodyta jungiamumo detalė, pagrįsta 1G/2.5G Ethernet dizainu.
Ryšio diagrama, skirta 1G/2.5G Ethernet su 1588 dizainu, skirta „Intel Stratix 10“ įrenginiams
Turite užtikrinti, kad inclk0x prievadas būtų prijungtas prie 2.5 G sampling laikrodis ir inclk1x prievadas jungiasi prie 1G samplingo laikrodis. Laikrodžio valdymo išvesties laikrodžio prievadas tampa latency_sclk prievadu. Norėdami perkelti dizainą iš „Intel Arria 10“ įrenginių į „Intel Stratix 10“ įrenginius, galite pakartotinai naudoti panašų ryšį tarp 1G/2.5G perkonfigūravimo bloko ir siųstuvo-imtuvo iš naujo nustatymo valdiklio.
Susijusi informacija
- „Intel Stratix 10 L-“ ir „H-Tile“ siųstuvo-imtuvo PHY vartotojo vadovas
- AN795: 10G eterneto posistemio, naudojančio mažo delsos 10G MAC IP branduolį „Arria 10“ įrenginiuose, įgyvendinimo gairės
- „Intel Stratix 10“ laikrodžio ir PLL vartotojo vadovas
IP registro atvaizdavimas
LL 10GbE MAC Intel FPGA IP branduolys, skirtas Intel Stratix 10 įrenginiams, naudoja tą patį registro žemėlapį kaip LL 10GbE MAC Intel FPGA IP branduolys, skirtas Intel Arria 10 įrenginiams. Multi-rate Ethernet PHY ir 10GBASE-R PHY išankstiniai nustatymai taip pat naudoja tą patį registro žemėlapį tiek Intel Stratix 10, tiek Intel Arria 10 dizainams. LL 10GbE MAC Intel FPGA IP branduolys, skirtas Intel Stratix 10 įrenginiams, vis dar palaiko atgalinį suderinamumą su 10GbE IP su 64 bitų Avalon Memory-Mapped (MM) adapteriu.
Susijusi informacija
Mažos delsos Ethernet 10G MAC vartotojo vadovas.
Signalo sujungimo skirtumai tarp „Intel Stratix 10“ ir „Intel Arria 10 Ethernet Design Examples
LL 10GbE MAC Intel FPGA IP branduolyje nėra naujų signalų, skirtų Intel Stratix 10 įrenginiams. „Intel Stratix 10 L/H-Tile Transceiver Native PHY IP Core“ pristatomi nauji asinchroninio nustatymo iš naujo būsenos signalai. Skirtumai taikomi visiems Ethernet PHY IP branduoliams, įskaitant visus 1G/2.5G/5G/10G daugiapakopių Ethernet PHY Intel FPGA IP branduolių ir 10GBASE-R PHY Intel FPGA IP branduolių variantus.
Sąsajos signalų skirtumai tarp „Intel Stratix 10 L/H-Tile“ siųstuvo-imtuvo vietinio PHY / kelių spartų Ethernet PHY ir „Intel Arria 10“ siųstuvo-imtuvo vietinio PHY / kelių spartų Ethernet PHY
Pastaba: = Juostų skaičius.
| Intel Stratix 10 sąsajos signalai | Intel Arria 10 sąsajos signalai | Komentarai |
| tx_analogreset_stat[ -1
:0] |
Nėra | Šie atstatymo būsenos prievadai naujai įdiegti tik „Intel Stratix 10“ įrenginiuose.
Prisijunkite prie atitinkamo signalo siųstuvo imtuvo PHY Reset Controller IP branduolyje, kuris įgyvendina atitinkamą įrenginio atstatymo seką. |
| rx_analogreset_stat[ -1
:0] |
Nėra | |
| tx_digitalreset_stat[ - 1:0] | Nėra | |
| rx_digitalreset_stat[ - 1:0] | Nėra | |
| latentinis_sclk | Nėra | Latencijos matavimo įvesties atskaitos laikrodis. Sampling laikrodis, skirtas siųstuvo-imtuvo taikomosios programos sąsajos bloko (AIB) duomenų kelio delsai matuoti.
Šis prievadas pasiekiamas, kai yra „Intel Stratix 10 L/H-Tile Transceiver Native PHY IP core“ arba „IEEE 1588 Precision Time Protocol“ parinktis 1G/2.5G/5G/10G kelių spartų Ethernet PHY Intel FPGA. IP branduolys įjungtas. |
| reconfig_address [log2
+10:0] |
reconfig_address [log2+9:0] | Perkonfigūravimo adreso signalas, prijungtas prie perkonfigūravimo bloko. Adresų magistralė, kuri anksčiau nurodydavo adresą, kurį reikia pasiekti atliekant skaitymo ir rašymo operacijas. |
Sąsajos signalų skirtumai tarp „Intel Stratix 10“ siųstuvo-imtuvo atstatymo valdiklio IP ir „Intel Arria 10“ siųstuvo-imtuvo iš naujo nustatymo valdiklio IP
Pastaba: = Juostų skaičius.
| Intel Stratix 10 sąsajos signalai | Intel Arria 10 sąsajos signalai | Komentarai |
| tx_analogreset_stat[ -1
:0] |
Nėra | Tai iš naujo būsenos signalas iš siųstuvo imtuvo vietinio PHY IP branduolio. Kiekviename kanale yra vienas tx_analogreset_stat.
Kai tvirtinama, prasideda TX PMA nustatymo iš naujo seka. Kai atšaukiama, TX PMA nustatymo iš naujo seka baigiasi. |
| rx_analogreset_stat[ -1
:0] |
Nėra | Tai iš naujo būsenos signalas iš siųstuvo imtuvo vietinio PHY IP branduolio. Viename kanale yra vienas rx_analogreset_stat.
Kai tvirtinama, prasideda RX PMA nustatymo iš naujo seka. Kai atšaukiama, RX PMA nustatymo iš naujo seka baigiasi. |
| tx_digitalreset_stat[ - 1:0] | Nėra | Tai iš naujo būsenos signalas iš siųstuvo imtuvo vietinio PHY IP branduolio. Viename kanale yra vienas tx_digitalreset_stat. Kai tvirtinama, prasideda TX PCS nustatymo iš naujo seka. |
| tęsė. | ||
| Intel Stratix 10 sąsajos signalai | Intel Arria 10 sąsajos signalai | Komentarai |
| Kai atšaukiama, TX PCS nustatymo iš naujo seka baigiasi. | ||
| rx_digitalreset_stat[ - 1:0] | Nėra | Tai iš naujo būsenos signalas iš siųstuvo imtuvo vietinio PHY IP branduolio. Viename kanale yra vienas rx_digitalreset_stat.
Kai tvirtinama, prasideda RX PCS nustatymo iš naujo seka. Kai atšaukiama, RX PCS nustatymo iš naujo seka baigiasi. |
Toliau pateiktame paveikslėlyje parodytas Intel Stratix 10 Ethernet 10G posistemio dizaino atstatymo būsenos signalų ryšys. Tai taikoma, jei naudojate Intel Stratix 10 L-tile/H-tile Native PHY IP branduolį arba 1G/2.5G/5G/10G kelių spartų PHY Intel FPGA IP branduolį.
Iš naujo nustatyti būsenos signalų ryšio diagramą, skirtą „Intel Stratix 10 PHY IP Core“ ir „Reset Controller IP Core“
Yra keletas Intel Stratix 10 įrenginių ATX PLL ir fPLL sąsajos signalų pakeitimų, palyginti su Intel Arria 10 įrenginiais. Jei perkeliate Ethernet dizainą iš Intel Arria 10 įrenginio į Intel Stratix 10 įrenginį, pašalinkite mcgb_rst ir pll_powerdown atstatymo signalus, nes jie nepasiekiami Intel Stratix 10.
Toliau pateiktame paveikslėlyje parodytas skirtumas tarp Intel Stratix 10 L-Tile/H-Tile ATX PLL ir Intel Arria 10 ATX PLL.
Intel Stratix 10 L-Tile/H-Tile siųstuvo-imtuvo ATX PLL ir Intel Arria 10 siųstuvo-imtuvo ATX PLL sąsajos signalų palyginimas
Kitas Intel Stratix 10 L-Tile/H-Tile Transceiver PHY pakeitimas yra papildomas 1 bitas, pridėtas prie reconfig_address magistralės, palyginti su Intel Arria 10 Transceiver PHY versija. Tas pats pakeitimas reikalingas kelių tarifų PHY, kaip jis sukuriamas naudojant vietinį PHY kaip bazinę liniją.
Toliau pateiktame paveikslėlyje parodyta, kaip prijungti reconfig_address.
„Intel Stratix 10 Ethernet“ posistemio projektavimo perkonfigūravimo adreso ryšio blokinė diagrama
Buvęsampparodyta, pagrįsta Ethernet dizainu, pvzample modelis. Blokams, kuriuos generuoja Platform Designer, galite gauti modulius iš dizaino pvzample files.
Susijusi informacija
- „Intel Stratix 10 Low Latency Ethernet 10G MAC Design Example Vartotojo vadovas
- „Intel Stratix 10 L-“ ir „H-Tile“ siųstuvo-imtuvo PHY vartotojo vadovas
- „Intel Stratix 10“ laikrodžio ir PLL vartotojo vadovas
Migracijos srautas
Tik „Intel Quartus Prime Pro Edition“ programinė įranga siūlo „Intel Stratix 10“ dizainą. Jei naudojate Intel Arria 10 Ethernet dizainą iš Intel Quartus Prime Standard Edition, turite pereiti prie bet kurio Intel Stratix 10 dizaino Intel Quartus Prime Pro Edition versijos.
Susijusi informacija
„Intel Quartus Prime Pro Edition“ vadovas, 1 tomas: dizainas ir kompiliavimas
- Pateikiama daugiau informacijos apie IP branduolių ir Qsys Pro sistemų atnaujinimą į Quartus Prime Pro Edition programinę įrangą.
Dokumento AN 808 peržiūrų istorija
Perėjimo iš „Intel Arria 10“ į „Intel Stratix 10“, skirtą 10G Ethernet posistemiui, gairės
| Dokumento versija | Pakeitimai |
| 2019.11.20 | • Pervadintas į Intel.
• Atnaujintas paveikslas: LL 10GbE MAC ir 1G/2.5G/5G/10G kelių spartų Ethernet PHY Design Ex laikrodžio ir nustatymo iš naujo schemaample (1G/2.5G režimas su IEEE 1588v2 funkcija), skirtas „Intel Stratix 10“ įrenginiams. • Visame dokumente buvo atlikti redakciniai atnaujinimai. |
| Data | Versija | Pakeitimai |
| 2017 m. birželio mėn | 2017.06.19 | Pradinis išleidimas. |
AN 808: Perėjimo iš Intel® Arria® 10 į Intel® Stratix® 10 gairės, skirtos 10G Ethernet posistemiui.
Dokumentai / Ištekliai
 |
„Intel“ perkėlimo iš „Arria 10“ į „Stratix 10“ gairės, skirtos 10G Ethernet posistemiui [pdfVartotojo vadovas Perėjimo iš Arria 10 į Stratix 10 gairės, skirtos 10G Ethernet posistemiui, Perėjimo gairės, Arria 10 perėjimo gairės, Stratix 10 perkėlimo gairės, 10G Ethernet posistemio perkėlimo gairės |
