ALTERA Cyclone V E FPGA plėtros valdyba
Informacija apie produktą
Specifikacijos
- FPGA modelis: Ciklonas VE FPGA (5CEFA7F31I7N)
- FPGA paketas: 896 kontaktų FineLine BGA (FBGA)
- Valdiklis: Flash greita pasyvi lygiagreti (FPP) konfigūracija
- CPLD modelis: MAX II CPLD (EPM240M100I5N)
- CPLD paketas: 100 kontaktų FBGA
- Programuojamas laikrodžio generatorius, skirtas FPGA atskaitos laikrodžio įėjimui
- 50 MHz vieno galo osciliatorius, skirtas FPGA ir MAX V CPLD laikrodžio įėjimui
- 100 MHz vieno galo generatorius, skirtas MAX V CPLD konfigūracijos laikrodžio įėjimui
- SMA įvestis (LVDS)
- Atmintis:
- Du 256 MB (MB) DDR3 SDRAM įrenginiai su 16 bitų duomenų magistrale
- Viena 18 Mb (Mb) SSRAM
- Viena 512 Mb sinchroninė blykstė
- Viena 512 MB LPDDR2 SDRAM su 32 bitų duomenų magistrale (šioje plokštėje naudojama tik 16 bitų duomenų magistralė)
- Vienas 64 Kb I2C serijinis elektra ištrinamas PROM (EEPROM)
- Mechaninis: 6.5 x 4.5 dydžio lenta
Produkto naudojimo instrukcijos
1 skyrius: Baigtaview
Bendras aprašymas
„Cyclone VE FPGA Development Board“ sukurta siekiant suteikti pažangias projektavimo galimybes su funkcijomis, tokiomis kaip dalinis perkonfigūravimas. Jis siūlo greitesnį veikimą, mažesnį energijos suvartojimą ir greitesnį pateikimą į rinką, palyginti su ankstesnėmis FPGA šeimomis.
Naudingos nuorodos
Daugiau informacijos šiomis temomis rasite atitinkamuose dokumentuose:
- Cyclone V įrenginių šeima: Cyclone V įrenginio vadovas
- HSMC specifikacija: High Speed Mezzanine Card (HSMC) specifikacija
2 skyrius: Plokštės komponentai
Plokštės komponentų blokai
Kūrimo plokštėje yra šie pagrindiniai komponentų blokai:
- Vienas Cyclone V E FPGA (5CEFA7F31I7N) 896 kontaktų FineLine BGA (FBGA)
- Valdiklis: Blykstės greita pasyvioji lygiagreti (FPP) konfigūracija
- MAX II CPLD (EPM240M100I5N) 100 kontaktų FBGA pakuotėje
- Programuojamas laikrodžio generatorius, skirtas FPGA atskaitos laikrodžio įėjimui
- 50 MHz vieno galo osciliatorius, skirtas FPGA ir MAX V CPLD laikrodžio įėjimui
- 100 MHz vieno galo generatorius, skirtas MAX V CPLD konfigūracijos laikrodžio įėjimui
- SMA įvestis (LVDS)
- Atmintis:
- Du 256 MB (MB) DDR3 SDRAM įrenginiai su 16 bitų duomenų magistrale
- Viena 18 Mb (Mb) SSRAM
- Viena 512 Mb sinchroninė blykstė
- Viena 512 MB LPDDR2 SDRAM su 32 bitų duomenų magistrale (šioje plokštėje naudojama tik 16 bitų duomenų magistralė)
- Vienas 64 Kb I2C serijinis elektra ištrinamas PROM (EEPROM)
Mechaninis
Kūrimo plokštės dydis yra 6.5 x 4.5 colio.
3 skyrius: Plokštės komponentų nuoroda
Šiame skyriuje pateikiama išsami informacija apie kiekvieną plokštės komponentą ir jo funkcionalumą. Daugiau informacijos rasite Cyclone V E FPGA plėtros plokštės informaciniame vadove.
DUK
K: Kur galiu rasti naujausius HSMC?
A: Norėdami pamatyti naujausių galimų HSMC sąrašą arba atsisiųsti HSMC specifikacijos kopiją, žr. „Altera“ puslapį „Plėtros valdybos dukterinės kortelės“. websvetainę.
Kl.: Kokie yra pranašumaitagesą iš Cyclone V E FPGA plėtros tarybos?
A: Cyclone V E FPGA plėtros valdyba siūlo dizaino patobulinimus ir naujoves, pvz., dalinį perkonfigūravimą, kurie užtikrina greitesnį veikimą, mažesnę energijos suvartojimą ir greitesnį pateikimą į rinką, palyginti su ankstesnėmis FPGA šeimomis.
K: Kur galiu rasti daugiau informacijos apie Cyclone V įrenginių šeimą?
A: Daugiau informacijos apie Cyclone V įrenginių šeimą rasite Cyclone V įrenginio vadove.
Kl .: koks yra kūrimo lentos dydis?
A: Kūrimo plokštės dydis yra 6.5 x 4.5 colio.
101 inovacijų pavara
San Chosė, CA 95134
www.altera.com
MNL-01075-1.4
© „Altera Corporation“, 2017 m. Visos teisės saugomos. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS ir STRATIX žodžiai ir logotipai yra Altera Corporation prekių ženklai ir registruoti JAV patentų ir prekių ženklų biure bei kitose šalyse. Visi kiti žodžiai ir logotipai, identifikuoti kaip prekių ar paslaugų ženklai, yra atitinkamų savininkų nuosavybė, kaip aprašyta www.altera.com/common/legal.html. „Altera“ garantuoja savo puslaidininkinių gaminių veikimą pagal dabartines specifikacijas pagal „Altera“ standartinę garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Altera“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Altera“ aiškiai sutiko raštu. „Altera“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
2017 m. rugpjūčio mėn. Altera Corporation Cyclone VE FPGA plėtros valdyba
Nuorodų vadovas
Šiame dokumente aprašomos Cyclone® V E FPGA kūrimo plokštės aparatinės įrangos ypatybės, įskaitant išsamią kontaktų ir komponentų nuorodos informaciją, reikalingą norint sukurti pasirinktinius FPGA dizainus, kurie susieti su visais plokštės komponentais.
Baigėsiview
Bendras aprašymas
Cyclone V E FPGA kūrimo plokštė yra aparatinės įrangos platforma, skirta kurti ir prototipams kurti mažos galios, didelio našumo ir daug logikos reikalaujančius dizainus, naudojant Altera Cyclone V E FPGA. Plokštėje yra platus išorinių įrenginių ir atminties sąsajų asortimentas, palengvinantis Cyclone V E FPGA dizaino kūrimą. Galima naudoti vieną didelės spartos antresolinės kortelės (HSMC) jungtį, kad būtų galima pridėti papildomų funkcijų per įvairius HSMC, kuriuos galima įsigyti iš Altera® ir įvairių partnerių.
- Norėdami pamatyti naujausių galimų HSMC sąrašą arba atsisiųsti HSMC specifikacijos kopiją, žr. „Altera“ puslapį „Plėtros valdybos dukterinės kortelės“. websvetainę.
Dizaino patobulinimai ir naujovės, pvz., dalinis perkonfigūravimas, užtikrina, kad Cyclone V E FPGA įdiegti dizainai veiktų greičiau, su mažesne galia ir greičiau patektų į rinką nei ankstesnės FPGA šeimos. - Daugiau informacijos šiomis temomis rasite atitinkamuose dokumentuose:
- Cyclone V įrenginių šeima, žr. Cyclone V įrenginio vadovą.
- HSMC specifikacija, žr. didelės spartos antresolės kortelės (HSMC) specifikaciją.
Plokštės komponentų blokai
Kūrimo plokštėje yra šie pagrindiniai komponentų blokai:
- Vienas Cyclone VE FPGA (5CEFA7F31I7N) 896 kontaktų FineLine BGA (FBGA) pakete
- 149,500 XNUMX Lt
- 56,480 XNUMX adaptyviosios logikos modulių (ALM)
- 6,860 10 Kb (Kb) M836K ir XNUMX Kb MLAB atmintis
- Septynios dalinės fazės užrakintos kilpos (PLL)
- 312 18×18 bitų daugikliai
- 480 bendrosios paskirties įvestis / išvestis (GPIO)
- 1.1 V šerdies ttage
- FPGA konfigūracijos grandinė
- Active Serial (AS) x1 arba AS x4 konfigūracija (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) 256 kontaktų FBGA pakete kaip sistemos valdiklis
- Flash greita pasyvi lygiagreti (FPP) konfigūracija
- MAX II CPLD (EPM240M100I5N) 100 kontaktų FBGA pakuotėje kaip integruoto USB-BlasterTM II dalis, skirta naudoti su Quartus® II programuotoju
- Laikrodžio grandinė
- Programuojamas laikrodžio generatorius, skirtas FPGA atskaitos laikrodžio įėjimui
- 50 MHz vieno galo osciliatorius, skirtas FPGA ir MAX V CPLD laikrodžio įėjimui
- 100 MHz vieno galo generatorius, skirtas MAX V CPLD konfigūracijos laikrodžio įėjimui
- SMA įvestis (LVDS)
- Atmintis
- Du 256 MB (MB) DDR3 SDRAM įrenginiai su 16 bitų duomenų magistrale
- Viena 18 Mb (Mb) SSRAM
- Viena 512 Mb sinchroninė blykstė
- Viena 512 MB LPDDR2 SDRAM su 32 bitų duomenų magistrale (šioje plokštėje naudojama tik 16 bitų duomenų magistralė)
- Vienas 64 Kb I2C serijinis elektra ištrinamas PROM (EEPROM)
- Bendra vartotojo įvestis/išvestis
- LED ir ekranai
- Keturi vartotojo šviesos diodai
- Vienas konfigūracijos apkrovos šviesos diodas
- Viena konfigūracija atlikta LED
- Vienos klaidos šviesos diodas
- Trys konfigūracijos pasirinkimo šviesos diodai
- Keturi integruoti USB-Blaster II būsenos šviesos diodai
- Trys HSMC sąsajos šviesos diodai
- Dešimt eterneto šviesos diodų
- Du UART duomenų perdavimo ir priėmimo šviesos diodai
- Du USB-UART sąsajos TX / RX šviesos diodai
- Vieno maitinimo įjungtas LED
- Vienas dviejų eilučių simbolių LCD ekranas
- Paspauskite mygtukus
- Vienas procesoriaus atstatymo mygtukas
- Vienas MAX V atstatymo mygtukas
- Vienos programos pasirinkimo mygtukas
- Vienas programos konfigūravimo mygtukas
- Keturi bendri vartotojo mygtukai
- DIP jungikliai
- Keturi MAX V CPLD sistemos valdiklio valdymo jungikliai
- Du JTAG grandinės valdymo DIP jungikliai
- Vienas ventiliatoriaus valdymo DIP jungiklis
- Keturi bendrojo vartotojo DIP jungikliai
- Maitinimas
14–20 V (nešiojamojo kompiuterio) nuolatinės srovės įvestis - Mechaninis
6.5 x 4.5 colio dydžio lenta
Plėtros lentos blokinė schema
1–1 paveiksle parodyta Cyclone VE FPGA kūrimo plokštės blokinė schema.
Valdybos valdymas
Dirbant su plokšte, svarbu laikytis šių atsargumo priemonių dėl statinės iškrovos:
atsargiai
Tinkamai neapdorojus antistatiniu poveikiu, plokštė gali būti pažeista. Todėl liesdami plokštę laikykitės antistatinių atsargumo priemonių.
Lentos komponentai
Šiame skyriuje pristatomi pagrindiniai Cyclone VE FPGA kūrimo plokštės komponentai. 2-1 paveiksle parodytos komponentų vietos, o 2-1 lentelėje trumpai aprašomos visos plokštės komponentų savybės.
Visas schemų rinkinys, fizinio išdėstymo duomenų bazė ir GERBER filekūrimo plokštės yra Cyclone V E FPGA kūrimo rinkinio dokumentų kataloge.
Informacijos apie plokštės įjungimą ir demonstracinės programinės įrangos įdiegimą ieškokite Cyclone VE FPGA plėtros rinkinio vartotojo vadove.
Šį skyrių sudaro šie skyriai:
- „Lenta baigtaview„
- „Ypatingas įrenginys: ciklonas VE FPGA“ 2–4 psl
- „MAX V CPLD 5M2210 sistemos valdiklis“ 2–5 psl
- „FPGA konfigūracija“ 2–10 psl
- „Laikrodžio grandinė“ 2–18 psl
- „Bendra vartotojo įvestis/išvestis“ 2–20 psl
- „Komponentai ir sąsajos“ 2–24 puslapyje
- „Atmintis“ 2–32 psl
- „Maitinimo šaltinis“ 2–41 psl
Board Overview
Šiame skyriuje pateikiama pabaigaview Cyclone VE FPGA kūrimo plokštės, įskaitant anotuotą plokštės vaizdą ir komponentų aprašymus. 2–1 paveiksle parodytas perėjimasview lentos ypatybių.
2–1 lentelėje aprašomi komponentai ir pateikiamos atitinkamos jų plokštės nuorodos.
2–1 lentelė. Plokštės komponentai (1 dalis iš 3)
| lenta Nuoroda | Tipas | Aprašymas |
| Teminiai Prietaisai | ||
| U1 | FPGA | Ciklonas VE FPGA, 5CEFA7F31I7N, 896 kontaktų FBGA. |
| U13 | CPLD | MAX V CPLD, 5M2210ZF256I5N, 256 kontaktų FBGA. |
| konfigūracija, būsena, ir Sąrankos elementai | ||
| J4 | JTAG grandinės antraštė | Suteikia prieigą prie JTAG grandinę ir išjungia integruotą USB-Blaster II, kai naudojate išorinį USB-Blaster kabelį. |
| SW2 | JTAG grandinės valdymo DIP jungiklis | Pašalinkite arba įtraukite įrenginius į aktyvųjį JTAG grandine. |
| J10 | B tipo USB jungtis | USB sąsaja, skirta FPGA programavimui ir derinimui per integruotą USB-Blaster II JTAG per B tipo USB kabelį. |
2–1 lentelė. Plokštės komponentai (2 dalis iš 3)
| lenta Nuoroda | Tipas | Aprašymas |
|
SW3 |
Plokštės nustatymai DIP jungiklis |
Valdo MAX V CPLD 5M2210 sistemos valdiklio funkcijas, tokias kaip laikrodžio įjungimas, SMA laikrodžio įvesties valdymas ir vaizdas, kurį reikia įkelti iš „flash“ atminties įjungus maitinimą. |
| SW1 | MSEL DIP jungiklis | Valdo konfigūracijos schemą plokštėje. MSEL kaiščiai 0, 1, 2 ir 4 jungiami prie DIP jungiklio, o MSEL 3 kaištis jungiasi prie žemės. |
| S2 | Programos pasirinkimo mygtukas | Perjungia programos pasirinkimo šviesos diodus, kurie parenka programos vaizdą, kuris įkeliamas iš „flash“ atminties į FPGA. |
| S1 | Programos konfigūravimo mygtukas | Įkelkite vaizdą iš „flash“ atminties į FGPA pagal programos pasirinktų šviesos diodų nustatymus. |
| D19 | Konfigūracija atlikta LED | Šviečia, kai sukonfigūruotas FPGA. |
| D18 | Apkrovos šviesos diodas | Šviečia, kai sistemos valdiklis MAX V CPLD 5M2210 aktyviai konfigūruoja FPGA. |
| D17 | Klaidos šviesos diodas | Šviečia, kai nepavyksta konfigūruoti FPGA iš „flash“ atminties. |
| D35 | Power LED | Šviečia, kai yra 5.0 V maitinimas. |
|
D25 ~ D27 |
Programos pasirinkimo šviesos diodai |
Šviečia, kad būtų rodoma šviesos diodų seka, kuri nustato, kuris „flash“ atminties vaizdas įkeliamas į FPGA, kai paspaudžiate programos pasirinkimo mygtuką. Šviesos diodų nustatymus žr. 2–6 lentelėse. |
| D1 ~ D10 | Ethernet šviesos diodai | Šviečia, kad parodytų ryšio greitį, taip pat siuntimo ar priėmimo veiklą. |
| D20, D21 | HSMC prievado šviesos diodai | Galite sukonfigūruoti šiuos šviesos diodus, kad jie rodytų siuntimo arba priėmimo veiklą. |
| D22 | HSMC prievadas yra LED | Šviečia, kai prie HSMC prievado prijungiama dukterinė kortelė. |
| D15, D16 | USB-UART šviesos diodai | Šviečia, kai naudojamas USB-UART siųstuvas ir imtuvas. |
| D23, D24 | Serijiniai UART šviesos diodai | Šviečia, kai naudojamas UART siųstuvas ir imtuvas. |
| Laikrodis Grandinė | ||
|
X1 |
Programuojamas osciliatorius |
Programuojamas generatorius, kurio numatytieji 125 MHz dažniai. Dažnis programuojamas naudojant laikrodžio valdymo GUI, veikiančią MAX V CPLD 5M2210 sistemos valdiklyje. |
| U4 | 50 MHz osciliatorius | 50.000 XNUMX MHz kristalų generatorius bendrosios paskirties logikai. |
| X3 | 100 MHz osciliatorius | 100.000 5 MHz kristalų generatorius, skirtas MAX V CPLD 2210MXNUMX sistemos valdikliui. |
| J2, J3 | Laikrodžio įvesties SMA jungtys | Perkelkite su LVDS suderinamas laikrodžio įvestis į laikrodžio multiplekserio buferį. |
| J4 | Laikrodžio išvesties SMA jungtis | Ištraukite 2.5 V CMOS laikrodžio išvestį iš FPGA. |
| Generolas Vartotojas Įvestis/išvestis | ||
| D28 ~ D31 | Vartotojo šviesos diodai | Keturi vartotojo šviesos diodai. Šviečia, kai važiuojama žemai. |
| SW3 | Vartotojo DIP jungiklis | Keturių vartotojų DIP jungikliai. Kai jungiklis įjungtas, pasirenkamas loginis 0. |
| S4 | CPU atstatymo mygtukas | Iš naujo nustatykite FPGA logiką. |
| S3 | MAX V atstatymo mygtukas | Iš naujo nustatykite MAX V CPLD 5M2210 sistemos valdiklį. |
| S5 ~ S8 | Bendrojo vartotojo mygtukai | Keturi vartotojo mygtukai. Nuleistas paspaudus. |
| Atmintis Prietaisai | ||
| U7, U8 | DDR3 x32 atmintis | Dvi 256 MB DDR3 SDRAM su 16 bitų duomenų magistrale. |
| U9 | LPDDR2 x 16 atmintis | 512 MB LPDDR 2 SDRAM su 32 bitų magistrale, šioje plokštėje naudojama tik 16 bitų magistralė. |
2–1 lentelė. Plokštės komponentai (3 dalis iš 3)
| lenta Nuoroda | Tipas | Aprašymas |
| U10 | Flash x16 atmintis | 512 Mb sinchroniniai „flash“ įrenginiai su 16 bitų duomenų magistrale, skirta nepastoviajai atminčiai. |
| U11 | SSRAM x16 atmintis | 18 Mb standartinė sinchroninė RAM su 12 bitų duomenų magistrale ir 4 bitų paritetu. |
| U12 | EEPROM | 64 Mb I2C serijos EEPROM. |
| Bendravimas Uostai | ||
| J1 | HSMC prievadas | Suteikia 84 CMOS arba 17 LVDS kanalų pagal HSMC specifikaciją. |
|
J11 |
Gigabito Ethernet prievadas |
RJ-45 jungtis, kuri užtikrina 10/100/1000 Ethernet ryšį per Marvell 88E1111 PHY ir FPGA pagrindu veikiančią Altera Triple Speed Ethernet MegaCore funkciją RGMII režimu. |
| J12 | Nuoseklus UART prievadas | DSUB 9 kontaktų jungtis su RS-232 siųstuvu-imtuvu RS-232 nuosekliajam UART kanalui įgyvendinti. |
| J13 | USB-UART prievadas | USB jungtis su USB-UART tilteliu nuosekliajai UART sąsajai. |
| J15, J16 | Derinimo antraštės | Dvi 2 × 8 antraštės derinimo tikslams. |
| Vaizdo įrašas ir Ekranas Uostai | ||
| J14 | Charakteris LCD | Jungtis, kuri jungiasi su pateiktu 16 simbolių × 2 eilučių LCD moduliu kartu su dviem atstumais. |
| Galia Tiekimas | ||
| J17 | DC įvesties lizdas | Priima 14–20 V nuolatinės srovės maitinimo šaltinį. |
| SW5 | Maitinimo jungiklis | Įjunkite arba išjunkite plokštę, kai maitinimas tiekiamas iš nuolatinės srovės įvesties lizdo. |
Teminis įrenginys: Cyclone V E FPGA
Cyclone V E FPGA kūrimo plokštė turi Cyclone V E FPGA 5CEFA7F31I7N įrenginį (U1) 896 kontaktų FBGA pakete.
Daugiau informacijos apie Cyclone V įrenginių šeimą rasite Cyclone V įrenginio vadove.
2–2 lentelėse aprašomos Cyclone VE FPGA 5CEFA7F31I7N įrenginio funkcijos.
2–2 lentelė. Ciklono VE FPGA savybės
| ALM | Lygiavertis LEs | M10K RAM Blokai | Bendra RAM (Kbitai) | 18 bitų × 18 bitų Daugikliai | PLL | Paketas Tipas |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | 896 kontaktų FBGA |
I/O ištekliai
„Cyclone VE FPGA 5CEFA7F31I7N“ įrenginyje iš viso yra 480 vartotojų įėjimų / išėjimų. 2–3 lentelėse pateikiamas Cyclone VE FPGA I/O kaiščių skaičius ir naudojimas pagal plokštės funkcijas.
2–3 lentelė. Ciklonas VE FPGA įvesties/išvesties kontaktų skaičius
| Funkcija | I/O Standartinis | I/O Suskaičiuoti | Specialusis Smeigtukai |
| DDR3 | 1.5 V SSTL | 71 | Vienas diferencialo x4 DQS kaištis |
| LPDDR2 | 1.2 V HSUL | 37 | Vienas diferencialo x2 DQS kaištis |
| „Flash“, SSRAM, EEPROM ir MAX V
FSM autobusas |
2.5 V CMOS, 3.3 V LVCMOS | 69 | — |
| HSMC prievadas | 2.5 V CMOS + LVDS | 79 | 17 LVDS, I2C |
| Gigabito Ethernet prievadas | 2.5 V CMOS | 42 | — |
| Integruotasis USB-Blaster II | 2.5 V CMOS | 20 | — |
| Derinimo antraštė | 1.5 V, 2.5 V | 20 | — |
| UART | 3.3-V LVTTL | 4 | — |
| USB-UART | 2.5 V CMOS | 12 | — |
| Paspauskite mygtukus | 2.5 V CMOS | 5 | Vienas DEV_CLRn kaištis |
| DIP jungikliai | 2.5 V CMOS | 4 | — |
| Charakteris LCD | 2.5 V CMOS | 11 | — |
| šviesos diodai | 2.5 V CMOS | 9 | — |
| Laikrodis arba osciliatoriai | 2.5 V CMOS + LVDS | 12 | Vienas laikrodžio kaištis |
| Iš viso I/O Naudota: | 395 | ||
MAX V CPLD 5M2210 sistemos valdiklis
Plokštėje naudojamas 5M2210 sistemos valdiklis, Altera MAX V CPLD, šiems tikslams:
- FPGA konfigūracija iš „flash“.
- Galios matavimas
- Nuotolinio sistemos atnaujinimo valdymo ir būsenos registrai
2–2 paveiksluose kaip blokinė schema pavaizduota MAX V CPLD 5M2210 sistemos valdiklio funkcionalumas ir išorinės grandinės jungtys.\
2-2 pav. MAX V CPLD 5M2210 sistemos valdiklio blokinė schema
2–4 lentelėje išvardyti įvesties / išvesties signalai, esantys sistemos valdiklyje MAX V CPLD 5M2210. Signalų pavadinimai ir funkcijos yra susiję su MAX V įrenginiu.
Galite atsisiųsti buvample dizainas su smeigtukų vietomis ir užduotimis, atliktas pagal šią lentelę iš „Altera Design Store“. Cyclone V E FPGA plėtros rinkinyje, pagal Design Examples, spustelėkite Cyclone V E FPGA Development Kit Baseline Pinout.
2–4 lentelė. MAX V CPLD 5M2210 sistemos valdiklio įrenginio kontaktas (1 dalis iš 5)
| lenta Nuoroda (U13) | schemiškas Signalas Vardas | I/O Standartinis | Aprašymas |
| N4 | 5M2210_JTAG_TMS | 3.3-V | MAX VJTAG TMS |
| E9 | CLK50_LT | 2.5-V | 50 MHz osciliatoriaus įjungimas |
| H12 | CLK_CONFIG | 2.5-V | 100 MHz konfigūracijos laikrodžio įvestis |
| A15 | CLK_ENABLE | 2.5-V | DIP jungiklis laikrodžio osciliatoriaus įjungimui |
| A13 | CLK_SEL | 2.5-V | DIP jungiklis laikrodžiui pasirinkti – SMA arba osciliatorius |
| J12 | CLKIN_50_MAXV | 2.5-V | 50 MHz laikrodžio įvestis |
| D9 | CLOCK_SCL | 2.5-V | Programuojamas osciliatorius I2C laikrodis |
| C9 | CLOCK_SDA | 2.5-V | Programuojamo generatoriaus I2C duomenys |
| D10 | CPU_RESETN | 2.5-V | FPGA atkūrimo mygtukas |
| 12 p | EXTRA_SIG0 | 2.5-V | Integruota USB-Blaster II sąsaja. Rezervuotas naudojimui ateityje |
| T13 | EXTRA_SIG1 | 2.5-V | Integruota USB-Blaster II sąsaja. Rezervuotas naudojimui ateityje |
| T15 | EXTRA_SIG2 | 2.5-V | Integruota USB-Blaster II sąsaja. Rezervuotas naudojimui ateityje |
| A2 | FACTORY_LOAD | 2.5-V | DIP jungiklis, skirtas įkelti gamyklos arba vartotojo dizainą įjungus |
2–4 lentelė. MAX V CPLD 5M2210 sistemos valdiklio įrenginio kontaktas (2 dalis iš 5)
| lenta Nuoroda (U13) | schemiškas Signalas Vardas | I/O Standartinis | Aprašymas |
| R14 | FACTORY_REQUEST | 2.5-V | Integruota USB-Blaster II užklausa išsiųsti FACTORY komandą |
| N12 | FACTORY_STATUS | 2.5-V | Integruotos USB-Blaster II FACTORY komandos būsena |
| C8 | FAN_FORCE_ON | 2.5-V | DIP jungiklis ventiliatoriaus įjungimui arba išjungimui |
| N7 | FLASH_ADVN | 2.5-V | FSM magistralės „flash“ atminties adresas galioja |
| R5 | FLASH_CEN | 2.5-V | FSM magistralės „flash“ atminties lusto įjungimas |
| R6 | FLASH_CLK | 2.5-V | FSM magistralės „flash“ atminties laikrodis |
| M6 | FLASH_OEN | 2.5-V | FSM magistralės „flash“ atminties išvesties įjungimas |
| T5 | FLASH_RDYBSYN | 2.5-V | Paruošta FSM magistralės „flash“ atmintis |
| P7 | FLASH_RESETN | 2.5-V | FSM magistralės „flash“ atminties nustatymas iš naujo |
| N6 | FLASH_WEN | 2.5-V | FSM magistralės „flash“ atminties rašymo įjungimas |
| K1 | FPGA_CONF_DONE | 3.3-V | FPGA konfigūracija atlikta LED |
| D3 | FPGA_CONFIG_D0 | 3.3-V | FPGA konfigūracijos duomenys |
| C2 | FPGA_CONFIG_D1 | 3.3-V | FPGA konfigūracijos duomenys |
| C3 | FPGA_CONFIG_D2 | 3.3-V | FPGA konfigūracijos duomenys |
| E3 | FPGA_CONFIG_D3 | 3.3-V | FPGA konfigūracijos duomenys |
| D2 | FPGA_CONFIG_D4 | 3.3-V | FPGA konfigūracijos duomenys |
| E4 | FPGA_CONFIG_D5 | 3.3-V | FPGA konfigūracijos duomenys |
| D1 | FPGA_CONFIG_D6 | 3.3-V | FPGA konfigūracijos duomenys |
| E5 | FPGA_CONFIG_D7 | 3.3-V | FPGA konfigūracijos duomenys |
| F3 | FPGA_CONFIG_D8 | 3.3-V | FPGA konfigūracijos duomenys |
| E1 | FPGA_CONFIG_D9 | 3.3-V | FPGA konfigūracijos duomenys |
| F4 | FPGA_CONFIG_D10 | 3.3-V | FPGA konfigūracijos duomenys |
| F2 | FPGA_CONFIG_D11 | 3.3-V | FPGA konfigūracijos duomenys |
| F1 | FPGA_CONFIG_D12 | 3.3-V | FPGA konfigūracijos duomenys |
| F6 | FPGA_CONFIG_D13 | 3.3-V | FPGA konfigūracijos duomenys |
| G2 | FPGA_CONFIG_D14 | 3.3-V | FPGA konfigūracijos duomenys |
| G3 | FPGA_CONFIG_D15 | 3.3-V | FPGA konfigūracijos duomenys |
| K4 | FPGA_MAX_DCLK | 3.3-V | FPGA konfigūracijos laikrodis |
| J3 | FPGA_DCLK | 3.3-V | FPGA konfigūracijos laikrodis |
| N1 | FPGA_NCONFIG | 3.3-V | FPGA konfigūracija aktyvi |
| J4 | FPGA_NSTATUS | 3.3-V | FPGA konfigūracija paruošta |
| H1 | FPGA_PR_DONE | 3.3-V | Atlikta dalinė FPGA konfigūracija |
| P2 | FPGA_PR_ERROR | 3.3-V | FPGA dalinio perkonfigūravimo klaida |
| E2 | FPGA_PR_READY | 3.3-V | Paruošta daliniam FPGA konfigūravimui |
| F5 | FPGA_PR_REQUEST | 3.3-V | FPGA dalinio perkonfigūravimo užklausa |
| L5 | FPGA_MAX_NCS | 3.3-V | FPGA konfigūracijos lusto pasirinkimas |
| E14 | FSM_A1 | 2.5-V | FSM adresų magistralė |
| C14 | FSM_A2 | 2.5-V | FSM adresų magistralė |
2–4 lentelė. MAX V CPLD 5M2210 sistemos valdiklio įrenginio kontaktas (3 dalis iš 5)
| lenta Nuoroda (U13) | schemiškas Signalas Vardas | I/O Standartinis | Aprašymas |
| C15 | FSM_A3 | 2.5-V | FSM adresų magistralė |
| E13 | FSM_A4 | 2.5-V | FSM adresų magistralė |
| E12 | FSM_A5 | 2.5-V | FSM adresų magistralė |
| D15 | FSM_A6 | 2.5-V | FSM adresų magistralė |
| F14 | FSM_A7 | 2.5-V | FSM adresų magistralė |
| D16 | FSM_A8 | 2.5-V | FSM adresų magistralė |
| F13 | FSM_A9 | 2.5-V | FSM adresų magistralė |
| E15 | FSM_A10 | 2.5-V | FSM adresų magistralė |
| E16 | FSM_A11 | 2.5-V | FSM adresų magistralė |
| F15 | FSM_A12 | 2.5-V | FSM adresų magistralė |
| G14 | FSM_A13 | 2.5-V | FSM adresų magistralė |
| F16 | FSM_A14 | 2.5-V | FSM adresų magistralė |
| G13 | FSM_A15 | 2.5-V | FSM adresų magistralė |
| G15 | FSM_A16 | 2.5-V | FSM adresų magistralė |
| G12 | FSM_A17 | 2.5-V | FSM adresų magistralė |
| G16 | FSM_A18 | 2.5-V | FSM adresų magistralė |
| H14 | FSM_A19 | 2.5-V | FSM adresų magistralė |
| H20 | FSM_A20 | 2.5-V | FSM adresų magistralė |
| H13 | FSM_A21 | 2.5-V | FSM adresų magistralė |
| H16 | FSM_A22 | 2.5-V | FSM adresų magistralė |
| J13 | FSM_A23 | 2.5-V | FSM adresų magistralė |
| J16 | FSM_A24 | 2.5-V | FSM adresų magistralė |
| T2 | FSM_A25 | 2.5-V | FSM adresų magistralė |
| P5 | FSM_A26 | 2.5-V | FSM adresų magistralė |
| J14 | FSM_D0 | 2.5-V | FSM duomenų magistralė |
| J15 | FSM_D1 | 2.5-V | FSM duomenų magistralė |
| K16 | FSM_D2 | 2.5-V | FSM duomenų magistralė |
| K13 | FSM_D3 | 2.5-V | FSM duomenų magistralė |
| K15 | FSM_D4 | 2.5-V | FSM duomenų magistralė |
| K14 | FSM_D5 | 2.5-V | FSM duomenų magistralė |
| L16 | FSM_D6 | 2.5-V | FSM duomenų magistralė |
| L11 | FSM_D7 | 2.5-V | FSM duomenų magistralė |
| L15 | FSM_D8 | 2.5-V | FSM duomenų magistralė |
| L12 | FSM_D9 | 2.5-V | FSM duomenų magistralė |
| M16 | FSM_D10 | 2.5-V | FSM duomenų magistralė |
| L13 | FSM_D11 | 2.5-V | FSM duomenų magistralė |
| M15 | FSM_D12 | 2.5-V | FSM duomenų magistralė |
| L14 | FSM_D13 | 2.5-V | FSM duomenų magistralė |
| N16 | FSM_D14 | 2.5-V | FSM duomenų magistralė |
2–4 lentelė. MAX V CPLD 5M2210 sistemos valdiklio įrenginio kontaktas (4 dalis iš 5)
| lenta Nuoroda (U13) | schemiškas Signalas Vardas | I/O Standartinis | Aprašymas |
| M13 | FSM_D15 | 2.5-V | FSM duomenų magistralė |
| B8 | HSMA_PRSNTN | 2.5-V | Yra HSMC prievadas |
| L6 | JTAG_5M2210_TDI | 3.3-V | MAX V CPLD JTAG grandinės duomenys |
| M5 | JTAG_5M2210_TDO | 3.3-V | MAX V CPLD JTAG grandinės duomenis |
| P3 | JTAG_TCK | 3.3-V | JTAG grandinės laikrodis |
| 11 p | M570_CLOCK | 2.5-V | 25 MHz laikrodis į integruotą USB-Blaster II komandą FACTORY siųsti |
| M1 | M570_JTAG_LT | 3.3-V | Žemas signalas, norint išjungti integruotą USB-Blaster II |
| 10 p | MAX5_BEN0 | 2.5-V | FSM magistralės MAX V baitų įjungimas 0 |
| R11 | MAX5_BEN1 | 2.5-V | FSM magistralės MAX V baitų įjungimas 1 |
| T12 | MAX5_BEN2 | 2.5-V | FSM magistralės MAX V baitų įjungimas 2 |
| N11 | MAX5_BEN3 | 2.5-V | FSM magistralės MAX V baitų įjungimas 3 |
| T11 | MAX5_CLK | 2.5-V | FSM magistralės MAX V laikrodis |
| R10 | MAX5_CSN | 2.5-V | FSM magistralės MAX V lusto pasirinkimas |
| M10 | MAX5_OEN | 2.5-V | FSM magistralės MAX V išvesties įjungimas |
| N10 | MAX5_WEN | 2.5-V | FSM magistralė MAX V rašymo įgalinimas |
| E11 | MAX_CONF_DONEN | 2.5-V | Integruotas USB-Blaster II konfigūracijos LED |
| A4 | MAX_ERROR | 2.5-V | FPGA konfigūracijos klaidos šviesos diodas |
| A6 | MAX_LOAD | 2.5-V | FPGA konfigūracijos aktyvus šviesos diodas |
| M9 | MAX_RESETN | 2.5-V | MAX V atstatymo mygtukas |
| B7 | PERTEMP | 2.5-V | Temperatūros monitoriaus ventiliatoriaus įjungimas |
| D12 | PGM_CONFIG | 2.5-V | Įkelkite „flash“ atminties vaizdą, pažymėtą PGM šviesos diodais |
| B14 | PGM_LED0 | 2.5-V | Flash atminties PGM pasirinkimo indikatorius 0 |
| C13 | PGM_LED1 | 2.5-V | Flash atminties PGM pasirinkimo indikatorius 1 |
| B16 | PGM_LED2 | 2.5-V | Flash atminties PGM pasirinkimo indikatorius 2 |
| B13 | PGM_SEL | 2.5-V | Perjungia PGM_LED[2:0] LED seką |
| H4 | PSAS_CSn | 3.3-V | AS konfigūracijos lusto pasirinkimas |
| G1 | PSAS_DCLK | 3.3-V | AS konfigūracijos laikrodis |
| G4 | PSAS_CONF_DONE | 3.3-V | AS konfigūracija atlikta |
| H2 | PSAS_CONFIGn | 3.3-V | AS konfigūracija aktyvi |
| G5 | PSAS_DATA1 | 3.3-V | AS konfigūracijos duomenys |
| H3 | PSAS_DATA0_ASD0 | 3.3-V | AS konfigūracijos duomenys |
| J1 | PSAS_CEn | 3.3-V | AS konfigūracijos lusto įjungimas |
| R12 | SECURITY_MODE | 2.5-V | DIP jungiklis, skirtas integruotam USB-Blaster II, kad įjungus būtų išsiųsta FACTORY komanda |
| E7 | SENSE_CS0N | 2.5-V | Maitinimo monitoriaus lusto pasirinkimas |
| A5 | SENSE_SCK | 2.5-V | Maitinimo monitoriaus SPI laikrodis |
| D7 | SENSE_SDI | 2.5-V | Maitinimo monitoriaus SPI duomenys |
| B6 | SENSE_SDO | 2.5-V | Maitinimo monitoriaus SPI duomenys |
2–4 lentelė. MAX V CPLD 5M2210 sistemos valdiklio įrenginio kontaktas (5 dalis iš 5)
| lenta Nuoroda (U13) | schemiškas Signalas Vardas | I/O Standartinis | Aprašymas |
| M13 | FSM_D15 | 2.5-V | FSM duomenų magistralė |
| B8 | HSMA_PRSNTN | 2.5-V | Yra HSMC prievadas |
| L6 | JTAG_5M2210_TDI | 3.3-V | MAX V CPLD JTAG grandinės duomenys |
| M5 | JTAG_5M2210_TDO | 3.3-V | MAX V CPLD JTAG grandinės duomenis |
| P3 | JTAG_TCK | 3.3-V | JTAG grandinės laikrodis |
| 11 p | M570_CLOCK | 2.5-V | 25 MHz laikrodis į integruotą USB-Blaster II komandą FACTORY siųsti |
| M1 | M570_JTAG_LT | 3.3-V | Žemas signalas, norint išjungti integruotą USB-Blaster II |
| 10 p | MAX5_BEN0 | 2.5-V | FSM magistralės MAX V baitų įjungimas 0 |
| R11 | MAX5_BEN1 | 2.5-V | FSM magistralės MAX V baitų įjungimas 1 |
| T12 | MAX5_BEN2 | 2.5-V | FSM magistralės MAX V baitų įjungimas 2 |
| N11 | MAX5_BEN3 | 2.5-V | FSM magistralės MAX V baitų įjungimas 3 |
| T11 | MAX5_CLK | 2.5-V | FSM magistralės MAX V laikrodis |
| R10 | MAX5_CSN | 2.5-V | FSM magistralės MAX V lusto pasirinkimas |
| M10 | MAX5_OEN | 2.5-V | FSM magistralės MAX V išvesties įjungimas |
| N10 | MAX5_WEN | 2.5-V | FSM magistralė MAX V rašymo įgalinimas |
| E11 | MAX_CONF_DONEN | 2.5-V | Integruotas USB-Blaster II konfigūracijos LED |
| A4 | MAX_ERROR | 2.5-V | FPGA konfigūracijos klaidos šviesos diodas |
| A6 | MAX_LOAD | 2.5-V | FPGA konfigūracijos aktyvus šviesos diodas |
| M9 | MAX_RESETN | 2.5-V | MAX V atstatymo mygtukas |
| B7 | PERTEMP | 2.5-V | Temperatūros monitoriaus ventiliatoriaus įjungimas |
| D12 | PGM_CONFIG | 2.5-V | Įkelkite „flash“ atminties vaizdą, pažymėtą PGM šviesos diodais |
| B14 | PGM_LED0 | 2.5-V | Flash atminties PGM pasirinkimo indikatorius 0 |
| C13 | PGM_LED1 | 2.5-V | Flash atminties PGM pasirinkimo indikatorius 1 |
| B16 | PGM_LED2 | 2.5-V | Flash atminties PGM pasirinkimo indikatorius 2 |
| B13 | PGM_SEL | 2.5-V | Perjungia PGM_LED[2:0] LED seką |
| H4 | PSAS_CSn | 3.3-V | AS konfigūracijos lusto pasirinkimas |
| G1 | PSAS_DCLK | 3.3-V | AS konfigūracijos laikrodis |
| G4 | PSAS_CONF_DONE | 3.3-V | AS konfigūracija atlikta |
| H2 | PSAS_CONFIGn | 3.3-V | AS konfigūracija aktyvi |
| G5 | PSAS_DATA1 | 3.3-V | AS konfigūracijos duomenys |
| H3 | PSAS_DATA0_ASD0 | 3.3-V | AS konfigūracijos duomenys |
| J1 | PSAS_CEn | 3.3-V | AS konfigūracijos lusto įjungimas |
| R12 | SECURITY_MODE | 2.5-V | DIP jungiklis, skirtas integruotam USB-Blaster II, kad įjungus būtų išsiųsta FACTORY komanda |
| E7 | SENSE_CS0N | 2.5-V | Maitinimo monitoriaus lusto pasirinkimas |
| A5 | SENSE_SCK | 2.5-V | Maitinimo monitoriaus SPI laikrodis |
| D7 | SENSE_SDI | 2.5-V | Maitinimo monitoriaus SPI duomenys |
| B6 | SENSE_SDO | 2.5-V | Maitinimo monitoriaus SPI duomenys |
FPGA konfigūracija
Šiame skyriuje aprašomi FPGA, „flash“ atminties ir MAX V CPLD 5M2210 sistemos valdiklio įrenginių programavimo metodai, palaikomi Cyclone V E FPGA kūrimo plokštės.
Cyclone V E FPGA kūrimo plokštė palaiko šiuos konfigūravimo metodus:
- Integruotasis USB-Blaster II yra numatytasis FPGA konfigūravimo būdas naudojant Quartus II programuotoją JTAG režimą naudodami pridedamą USB laidą.
- „Flash“ atminties atsisiuntimas, skirtas konfigūruoti FPGA, naudojant išsaugotus vaizdus iš „flash“ atminties įjungus arba paspaudus programos konfigūravimo mygtuką (S1).
- Išorinis USB-Blaster, skirtas konfigūruoti FPGA naudojant išorinį USB-Blaster, kuris jungiamas prie JTAG grandinės antraštė (J4).
- EPCQ įrenginys, skirtas nuosekliajai arba keturių serijų FPGA konfigūracijai, kuri palaiko AS x1 arba AS x4 konfigūravimo schemas.
FPGA programavimas per integruotą USB-Blaster II
Šis konfigūravimo metodas įgyvendina B tipo USB jungtį (J10), USB 2.0 PHY įrenginį (U18) ir Altera MAX II CPLD EPM570GF100I5N (U16), kad būtų galima konfigūruoti FPGA naudojant USB kabelį. Šis USB laidas tiesiogiai jungiasi tarp plokštės B tipo USB jungties ir kompiuterio, kuriame veikia Quartus II programinė įranga, USB prievado.
Į MAX II CPLD EPM570GF100I5N integruotas USB-Blaster II paprastai valdo JTAG grandine.
2–3 paveikslai iliustruoja JTAG grandine.
JTAG grandinės valdymo DIP jungiklis (SW2) valdo trumpiklius, parodytus 2-3 pav.
Norint prijungti įrenginį arba sąsają grandinėje, atitinkamas jų jungiklis turi būti OFF padėtyje. Pastumkite visus jungiklius į ON padėtį, kad grandinėje būtų tik FPGA.
Sistemos valdiklis MAX V CPLD 5M2210 turi būti JTAG grandinę, kad galėtumėte naudoti kai kurias GUI sąsajas.
2–5 lentelėje pateikiami USB 2.0 PHY scheminių signalų pavadinimai ir juos atitinkantys Cyclone VE FPGA kaiščių numeriai.
2–5 lentelė. USB 2.0 PHY scheminiai signalų pavadinimai ir funkcijos (1 dalis iš 2)
| Lentos nuoroda (U18) | schemiškas Signalas Vardas | Ciklonas VE FPGA PIN numeris | I/O Standartinis | Aprašymas |
| C1 | 24M_XTALIN | — | 3.3-V | Kristalinio osciliatoriaus įėjimas |
| C2 | 24M_XTALOUT | — | 3.3-V | Kristalinio osciliatoriaus išėjimas |
| E1 | FX2_D_N | — | 3.3-V | USB 2.0 PHY duomenys |
| E2 | FX2_D_P | — | 3.3-V | USB 2.0 PHY duomenys |
| H7 | FX2_FLAGA | — | 3.3-V | Slave FIFO išvesties būsena |
2–5 lentelė. USB 2.0 PHY scheminiai signalų pavadinimai ir funkcijos (2 dalis iš 2)
| Lentos nuoroda (U18) | schemiškas Signalas Vardas | Ciklonas VE FPGA PIN numeris | I/O Standartinis | Aprašymas |
| G7 | FX2_FLAGB | — | 3.3-V | Slave FIFO išvesties būsena |
| H8 | FX2_FLAGC | — | 3.3-V | Slave FIFO išvesties būsena |
| G6 | FX2_PA1 | — | 3.3-V | USB 2.0 PHY prievado A sąsaja |
| F8 | FX2_PA2 | — | 3.3-V | USB 2.0 PHY prievado A sąsaja |
| F7 | FX2_PA3 | — | 3.3-V | USB 2.0 PHY prievado A sąsaja |
| F6 | FX2_PA4 | — | 3.3-V | USB 2.0 PHY prievado A sąsaja |
| C8 | FX2_PA5 | — | 3.3-V | USB 2.0 PHY prievado A sąsaja |
| C7 | FX2_PA6 | — | 3.3-V | USB 2.0 PHY prievado A sąsaja |
| C6 | FX2_PA7 | — | 3.3-V | USB 2.0 PHY prievado A sąsaja |
| H3 | FX2_PB0 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| F4 | FX2_PB1 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| H4 | FX2_PB2 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| G4 | FX2_PB3 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| H5 | FX2_PB4 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| G5 | FX2_PB5 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| F5 | FX2_PB6 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| H6 | FX2_PB7 | — | 3.3-V | USB 2.0 PHY prievado B sąsaja |
| A8 | FX2_PD0 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| A7 | FX2_PD1 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| B6 | FX2_PD2 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| A6 | FX2_PD3 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| B3 | FX2_PD4 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| A3 | FX2_PD5 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| C3 | FX2_PD6 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| A2 | FX2_PD7 | — | 3.3-V | USB 2.0 PHY prievado D sąsaja |
| B8 | FX2_RESETN | V21 | 3.3-V | Integruotasis USB-Blaster kietasis atstatymas |
| F3 | FX2_SCL | — | 3.3-V | USB 2.0 PHY serijinis laikrodis |
| G3 | FX2_SDA | — | 3.3-V | USB 2.0 PHY serijos duomenys |
| A1 | FX2_SLRDN | — | 3.3-V | Skaitykite vergų FIFO strobą |
| B1 | FX2_SLWRN | — | 3.3-V | Parašykite strobe vergui FIFO |
| B7 | FX2_WAKEUP | — | 3.3-V | USB 2.0 PHY pažadinimo signalas |
| G2 | USB_CLK | AA23 | 3.3-V | USB 2.0 PHY 48-MHz sąsajos laikrodis |
FPGA programavimas iš „Flash“ atminties
„Flash“ atminties programavimas galimas įvairiais būdais. Numatytasis metodas yra naudoti gamyklinį dizainą – lentos naujinimo portalą. Šis dizainas yra įterptas webserverį, kuris aptarnauja lentos naujinimo portalą web puslapį. The web puslapis leidžia pasirinkti naujus FPGA dizainus, įskaitant techninę įrangą, programinę įrangą arba abu pramonės standarto S-Record. File (.flash) ir tinkle parašykite dizainą į „flash“ atminties vartotojo aparatinės įrangos puslapį (1 puslapis).
Antrinis metodas yra naudoti iš anksto sukurtą lygiagrečią „flash loader“ (PFL) konstrukciją, įtrauktą į kūrimo rinkinį. Kūrimo plokštė įgyvendina „Altera PFL“ megafunkciją „flash“ atminties programavimui. PFL megafunkcija yra logikos blokas, užprogramuotas Altera programuojamame loginiame įrenginyje (FPGA arba CPLD). PFL veikia kaip rašymo į suderinamą „flash“ atminties įrenginį įrankis. Šiame iš anksto sukurtame dizaine yra PFL megafunkcija, leidžianti įrašyti 0, 1 puslapį arba kitas „flash“ atminties sritis per USB sąsają naudojant Quartus II programinę įrangą. Šis metodas naudojamas norint atkurti kūrimo plokštės gamyklinius numatytuosius nustatymus.
Taip pat galima naudoti kitus „flash“ atminties programavimo būdus, įskaitant „Nios® II“ procesorių.
Daugiau informacijos apie Nios II procesorių rasite Altera Nios II procesoriaus puslapyje websvetainę.
Įjungus maitinimą arba paspaudus programos konfigūravimo mygtuką PGM_CONFIG (S1), MAX V CPLD 5M2210 sistemos valdiklio PFL sukonfigūruoja FPGA iš „flash“ atminties. PFL megafunkcija nuskaito 16 bitų duomenis iš „flash“ atminties ir konvertuoja juos į sparčiai pasyvią lygiagrečią (FPP) formatą. Konfigūravimo metu šie 16 bitų duomenys įrašomi į tam skirtus konfigūracijos kaiščius FPGA.
Paspaudus PGM_CONFIG mygtuką (S1), į FPGA įkeliamas aparatūros puslapis, kurio pagrindu šviečia PGM_LED[2:0] (D25, D26, D27). 2–6 lentelėje pateikiamas dizainas, kuris įkeliamas paspaudus PGM_CONFIG mygtuką.
2–6 lentelė. PGM_LED nustatymai (1)
| PGM_LED0 (D25) | PGM_LED1 (D26) | PGM_LED2 (D27) | Dizainas |
| ON | IŠJUNGTA | IŠJUNGTA | Gamyklos techninė įranga |
| IŠJUNGTA | ON | IŠJUNGTA | Vartotojo aparatinė įranga 1 |
| IŠJUNGTA | IŠJUNGTA | ON | Vartotojo aparatinė įranga 2 |
2–4 paveiksluose parodyta PFL konfigūracija.
Daugiau informacijos šiomis temomis rasite atitinkamuose dokumentuose:
- Plokštės naujinimo portalas, PFL dizainas ir „flash“ atminties žemėlapių saugykla, žr. Cyclone V E FPGA plėtros rinkinio vartotojo vadovą.
- PFL megafunkcija, žr. Parallel Flash Loader Megafunction vartotojo vadovą.
FPGA programavimas per išorinį USB-Blaster
JTAG grandinės antraštėje pateikiamas kitas būdas konfigūruoti FPGA naudojant išorinį USB-Blaster įrenginį, kai kompiuteryje veikia Quartus II programuotojas. Siekiant užkirsti kelią ginčui tarp JTAG Masters, įdėtasis USB-Blaster automatiškai išjungiamas, kai prijungiate išorinį USB-Blaster prie JTAG grandinė per JTAG grandinės antraštė.
FPGA programavimas naudojant EPCQ
Nebrangus ECPQ įrenginys su nepastoviąja atmintimi turi paprastą šešių kontaktų sąsają ir mažą formos koeficientą. ECPQ palaiko AS x1 ir x4 režimus. Pagal numatytuosius nustatymus šioje plokštėje yra FPP konfigūracijos schemos nustatymas. Norint nustatyti konfigūracijos schemą į AS režimą, reikia atlikti rezistorių pertvarkymą. Norėdami pakeisti konfigūracijos schemą, sukonfigūruokite MSEL nustatymą naudodami MSEL DIP jungiklį (SW1).
2–5 paveiksluose parodytas ryšys tarp EPCQ ir Cyclone VE FPGA.
2-5 pav. EPCQ konfigūracija
Būsenos elementai
Kūrimo plokštėje yra būsenos šviesos diodai. Šiame skyriuje aprašomi būsenos elementai.
2–7 lentelėse pateikiamos LED plokščių nuorodos, pavadinimai ir funkcijų aprašymai.
2–7 lentelė. Plokštėms būdingi šviesos diodai (1 dalis iš 2)
| lenta Nuoroda | schemiškas Signalas Vardas | I/O Standartinis | Aprašymas |
| D35 | Galia | 5.0-V | Mėlynas LED. Šviečia, kai įjungtas 5.0 V maitinimas. |
| D19 | MAX_CONF_DONEn | 2.5-V | Žalias šviesos diodas. Šviečia, kai FPGA sėkmingai sukonfigūruotas. Varomas MAX V CPLD 5M2210 sistemos valdiklio. |
|
D17 |
MAX_ERROR |
2.5-V |
Raudonas LED. Šviečia, kai sistemos valdikliui MAX V CPLD 5M2210 nepavyksta sukonfigūruoti FPGA. Varomas MAX V CPLD 5M2210 sistemos valdiklio. |
|
D18 |
MAX_LOAD |
2.5-V |
Žalias šviesos diodas. Šviečia, kai sistemos valdiklis MAX V CPLD 5M2210 aktyviai konfigūruoja FPGA. Varomas MAX V CPLD 5M2210 sistemos valdiklio. |
| D25
D26 D27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
2.5-V |
Žali šviesos diodai. Šviečia, nurodydamas, kuris aparatūros puslapis įkeliamas iš „flash“ atminties, kai paspaudžiate PGM_SEL mygtuką. |
2–7 lentelė. Plokštėms būdingi šviesos diodai (2 dalis iš 2)
| lenta Nuoroda | schemiškas Signalas Vardas | I/O Standartinis | Aprašymas |
| D11, D12
D13, D14 |
JTAG_RX, JTAG_TX
SC_RX, SC_TX |
2.5-V | Žali šviesos diodai. Šviečia, nurodydamas USB-Blaster II priėmimo ir perdavimo veiklą. |
| D1 | ENETA_LED_TX | 2.5-V | Žalias šviesos diodas. Šviečia, nurodydamas Ethernet PHY perdavimo veiklą. Varomas Marvell 88E1111 PHY. |
| D2 | ENETA_LED_RX | 2.5-V | Žalias šviesos diodas. Šviečia, nurodydamas Ethernet PHY priėmimo veiklą. Varomas Marvell 88E1111 PHY. |
| D5 | ENETA_LED_LINK10 | 2.5-V | Žalias šviesos diodas. Šviečia, nurodant, kad Ethernet prijungtas 10 Mbps ryšio greičiu. Varomas Marvell 88E1111 PHY. |
| D4 | ENETA_LED_LINK100 | 2.5-V | Žalias šviesos diodas. Šviečia, nurodant, kad Ethernet prijungtas 100 Mbps ryšio greičiu. Varomas Marvell 88E1111 PHY. |
| D3 | ENETA_LED_LINK1000 | 2.5-V | Žalias šviesos diodas. Šviečia, nurodant, kad Ethernet prijungtas 1000 Mbps ryšio greičiu. Varomas Marvell 88E1111 PHY. |
| D19 | ENETB_LED_TX | 2.5-V | Žalias šviesos diodas. Šviečia, nurodydamas Ethernet PHY B perdavimo veiklą. Varomas Marvell 88E1111 PHY. |
| D22 | ENETB_LED_RX | 2.5-V | Žalias šviesos diodas. Šviečia, nurodydamas Ethernet PHY B priėmimo veiklą. Varomas Marvell 88E1111 PHY. |
| D24 | ENETB_LED_LINK10 | 2.5-V | Žalias šviesos diodas. Šviečia, nurodant, kad Ethernet B prijungtas 10 Mbps ryšio greičiu. Varomas Marvell 88E1111 PHY. |
| D20 | ENETB_LED_LINK100 | 2.5-V | Žalias šviesos diodas. Šviečia, nurodant, kad Ethernet B prijungtas 100 Mbps ryšio greičiu. Varomas Marvell 88E1111 PHY. |
| D21 | ENETB_LED_LINK1000 | 2.5-V | Žalias šviesos diodas. Šviečia, nurodant, kad Ethernet B prijungtas 1000 Mbps ryšio greičiu. Varomas Marvell 88E1111 PHY. |
| D15, D16 | USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE | 2.5-V | Žalias šviesos diodas. Šviečia, nurodydamas USB_UART priėmimo ir perdavimo veiklą. |
| D23, D24 | UART_RXD_LED, UART_TXD_LED | 2.5-V | Žalias šviesos diodas. Šviečia, nurodydamas UART priėmimo ir perdavimo veiklą. |
|
D3 |
HSMA_PRSNTn |
3.3-V |
Žalias šviesos diodas. Šviečia, kai HSMC prievadas yra prijungtas taip, kad 160 kaištis būtų įžemintas. Varomas papildinio kortele. |
Sąrankos elementai
Kūrimo lenta apima keletą skirtingų sąrankos elementų. Šiame skyriuje aprašomi šie sąrankos elementai:
- Plokštės nustatymai DIP jungiklis
- JTAG nustatymai DIP jungiklis
- CPU atstatymo mygtukas
- MAX V atstatymo mygtukas
- Programos konfigūravimo mygtukas
- Programos pasirinkimo mygtukas
Daugiau informacijos apie numatytuosius DIP jungiklių nustatymus rasite Cyclone VE FPGA plėtros rinkinio vartotojo vadove.
Plokštės nustatymai DIP jungiklis
Plokštės nustatymų DIP jungiklis (SW4) valdo įvairias plokštei būdingas funkcijas ir MAX V CPLD 5M2210 sistemos valdiklio loginį dizainą. 2–8 lentelėse pateikiami jungiklių valdikliai ir aprašymai.
2–8 lentelė. Plokštės nustatymai DIP jungiklio valdikliai
| Perjungti | schemiškas Signalas Vardas | Aprašymas |
| 1 |
CLK_SEL |
ON: pasirinkite programuojamą osciliatoriaus laikrodį
OFF: pasirinkite SMA įvesties laikrodį |
| 2 |
CLK_ENABLE |
ĮJUNGTA: išjungti integruotą generatorių
IŠJUNGTA: įjungti integruotą osciliatorių |
| 3 |
FACTORY_LOAD |
ĮJUNGTA: įkelkite vartotojo dizainą iš blykstės įjungus
IŠJUNGTA : Įjungiant blykstę įkelkite gamyklinį dizainą |
|
4 |
SECURITY_MODE |
ĮJUNGTA: Įjungtas USB-Blaster II siunčia FACTORY komandą įjungus.
IŠJUNGTA: įjungus įtaisytasis USB-Blaster II nesiunčia GAMYKLOS komandos. |
JTAG Grandinės valdymo DIP jungiklis
JTAG grandinės valdymo DIP jungiklis (SW2) pašalina arba įtraukia įrenginius į aktyvųjį JTAG grandine. Ciklonas V E FPGA visada yra JTAG grandine. 2–9 lentelėse pateikti jungiklių valdikliai ir jų aprašymai.
2–9 lentelė. JTAG Grandinės valdymo DIP jungiklis
| Perjungti | schemiškas Signalas Vardas | Aprašymas |
| 1 |
5M2210_JTAG_LT |
ĮJUNGTA: apeiti MAX V CPLD 5M2210 sistemos valdiklį
IŠJUNGTA: MAX V CPLD 5M2210 sistemos valdiklis grandinėje |
| 2 |
HSMC_JTAG_LT |
ĮJUNGTA: apeiti HSMC prievadą
IŠJUNGTA: HSMC prievadas grandinėje |
| 3 |
FAN_FORCE_ON |
ĮJUNGTA: įjungti ventiliatorių
OFF: išjungti ventiliatorių |
| 4 | REZERVUOTA | Rezervuota |
CPU atstatymo mygtukas
CPU atkūrimo mygtukas CPU_RESETn (S4) yra įvestis į Cyclone V E FPGA DEV_CLRn kaištį ir yra atviro nutekėjimo įvestis / išvestis iš MAX V CPLD sistemos valdiklio. Šis mygtukas yra numatytasis FPGA ir CPLD logikos nustatymas iš naujo. MAX V CPLD 5M2210 sistemos valdiklis taip pat valdo šį mygtuką, kai įjungiamas iš naujo (POR).
MAX V atstatymo mygtukas
MAX V atstatymo mygtukas MAX_RESETn (S3) yra MAX V CPLD 5M2210 sistemos valdiklio įvestis. Šis mygtukas yra numatytasis CPLD logikos nustatymas iš naujo.
Programos konfigūravimo mygtukas
Programos konfigūravimo mygtukas PGM_CONFIG (S1) yra MAX V CPLD 5M2210 sistemos valdiklio įvestis. Ši įvestis priverčia perkonfigūruoti FPGA iš „flash“ atminties. Vieta „flash“ atmintyje yra pagrįsta PGM_LED[2:0] nustatymais, kuriuos valdo programos pasirinkimo mygtukas PGM_SEL. Tinkami nustatymai apima PGM_LED0, PGM_LED1 arba PGM_LED2 trijuose „flash“ atminties puslapiuose, skirtuose FPGA projektams.
Programos pasirinkimo mygtukas
Programos pasirinkimo mygtukas PGM_SEL (S2) yra MAX V CPLD 5M2210 sistemos valdiklio įvestis. Šis mygtukas perjungia PGM_LED[2:0] seką, kuri pasirenka, kuri vieta „flash“ atmintyje bus naudojama konfigūruoti FPGA. PGM_LED[2:6] sekos apibrėžimus rasite 2–0 lentelėse.
Laikrodžio grandinė
Šiame skyriuje aprašomi plokštės laikrodžio įėjimai ir išėjimai.
Borto osciliatoriai
Kūrimo plokštėje yra osciliatoriai, kurių dažnis yra 50 MHz, 100 MHz, ir programuojamas osciliatorius.
2–6 pav. rodomi numatytieji visų išorinių laikrodžių, einančių į Cyclone VE FPGA kūrimo plokštę, dažniai.
2–6 pav. Cyclone VE FPGA plėtros plokštės laikrodžiai
2–10 lentelėje išvardyti generatoriai, jo I/O standartas ir ttages reikia plėtros valdybai.
2–10 lentelė. Borto osciliatoriai
| Šaltinis | schemiškas Signalas Vardas | Dažnis | I/O Standartinis | Ciklonas VE FPGA PIN numeris | Taikymas |
| U4 | CLKIN_50_FPGA_TOP | 50.000 MHz | Vieno galo | L14 | Viršutinis ir dešinysis kraštas |
| CLKIN_50_FPGA_RIGHT | 22 p | ||||
| X3 | CLK_CONFIG | 100.000 MHz | 2.5 V CMOS | — | Greita FPGA konfigūracija |
|
X1 ir U3 (buferis) |
DIFF_CLKIN_TOP_125_P |
125.000 MHz |
LVDS |
L15 |
Viršutinis ir apatinis kraštas |
| DIFF_CLKIN_TOP_125_N | K15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
Išorinio laikrodžio įvestis / išvestis
Kūrimo plokštėje yra įvesties ir išvesties laikrodžiai, kuriuos galima įjungti į plokštę. Išvesties laikrodžiai gali būti programuojami pagal skirtingus lygius ir įvesties / išvesties standartus pagal FPGA įrenginio specifikaciją.
2–11 lentelėje pateikiami kūrimo plokštės laikrodžio įėjimai.
2–11 lentelė. Išorinės laikrodžio įvestys
|
Šaltinis |
Scheminis signalas Vardas |
I/O Standartinis |
Ciklonas V E FPGA kaištis
Skaičius |
Aprašymas |
| SMA | CLKIN_SMA_P | LVDS | — | Įvestis į LVDS ventiliatoriaus išėjimo buferį. |
| CLKIN_SMA_N | LVDS | — | ||
| Samtec HSMC | HSMA_CLK_IN0 | 2.5-V | AB16 | Vienpusis įėjimas iš sumontuoto HSMC kabelio arba plokštės. |
| Samtec HSMC | HSMA_CLK_IN_P1 | LVDS/2.5-V | AB14 | LVDS įvestis iš įdiegto HSMC kabelio arba plokštės. Taip pat gali palaikyti 2x LVTTL įvestis. |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| Samtec HSMC | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | LVDS įvestis iš įdiegto HSMC kabelio arba plokštės. Taip pat gali palaikyti 2x LVTTL įvestis. |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
2–12 lentelėje pateikiami kūrimo plokštės laikrodžio išėjimai.
2–12 lentelė. Išoriniai laikrodžio išėjimai
|
Šaltinis |
Scheminis signalas Vardas |
I/O Standartinis |
Ciklonas V E FPGA kaištis
Skaičius |
Aprašymas |
| Samtec HSMC | HSMA_CLK_OUT0 | 2.5 V CMOS | AJ14 | FPGA CMOS išvestis (arba GPIO) |
| Samtec HSMC | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | LVDS išvestis. Taip pat gali palaikyti 2x CMOS išėjimus. |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| Samtec HSMC | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | LVDS išvestis. Taip pat gali palaikyti 2x CMOS išėjimus. |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| SMA | CLKOUT_SMA | 2.5 V CMOS | F9 | FPGA CMOS išvestis (arba GPIO) |
Bendra vartotojo įvestis / išvestis
Šiame skyriuje aprašoma vartotojo I/O sąsaja su FPGA, įskaitant mygtukus, DIP jungiklius, šviesos diodus ir simbolių LCD.
Vartotojo nustatyti mygtukai
Kūrimo plokštėje yra trys vartotojo nustatyti mygtukai. Informacijos apie sistemą ir saugaus nustatymo iš naujo mygtukus žr. „Sąrankos elementai“ 2–16 psl. Plokštės nuorodos S5, S6, S7 ir S8 yra mygtukai, skirti valdyti FPGA dizainą, įkeliamą į Cyclone VE FPGA įrenginį. Paspaudus ir palaikius jungiklį, įrenginio kaištis nustatomas į loginį 0; kai atleidžiate jungiklį, įrenginio kaištis nustatomas į logic 1. Šiems bendriesiems vartotojo mygtukams nėra specialių plokščių funkcijų.
2–13 lentelėje pateikiami vartotojo nustatyti mygtukų scheminių signalų pavadinimai ir atitinkami ciklono VE FPGA kaiščių numeriai.
2–13 lentelė. Vartotojo nustatyti mygtukų scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklono VE FPGA kaištis Skaičius | I/O Standartinis |
| S5 | USER_PB0 | AB12 | 2.5-V |
| S6 | USER_PB1 | AB13 | 2.5-V |
| S7 | USER_PB2 | AF13 | 2.5-V |
| S8 | USER_PB3 | AG12 | 2.5-V |
Vartotojo nustatytas DIP jungiklis
Plokštės nuoroda SW3 yra keturių kontaktų DIP jungiklis. Šis jungiklis yra vartotojo apibrėžtas ir suteikia papildomą FPGA įvesties valdymą. Kai jungiklis yra OFF padėtyje, pasirenkamas loginis 1. Kai jungiklis yra ON padėtyje, pasirenkamas loginis 0. Šiam jungikliui nėra specialių plokščių funkcijų.
2–14 lentelėje pateikiami vartotojo nustatyti DIP jungiklių scheminių signalų pavadinimai ir juos atitinkantys Cyclone VE FPGA kaiščių numeriai.
2–14 lentelė. Vartotojo nustatyti DIP jungiklio scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklono VE FPGA kaištis Skaičius | I/O Standartinis |
| S5 | USER_PB0 | AB12 | 2.5-V |
| S6 | USER_PB1 | AB13 | 2.5-V |
| S7 | USER_PB2 | AF13 | 2.5-V |
| S8 | USER_PB3 | AG12 | 2.5-V |
Vartotojo nustatyti šviesos diodai
Kūrimo plokštėje yra bendrieji ir HSMC vartotojo nustatyti šviesos diodai. Šiame skyriuje aprašomi visi vartotojo nustatyti šviesos diodai. Informacijos apie plokštės specifinius arba būsenos šviesos diodus žr. „Būsenos elementai“ 2–15 psl.
Bendrieji šviesos diodai
Plokštės nuorodos D28–D31 yra keturi vartotojo nustatyti šviesos diodai. Būsenos ir derinimo signalai perduodami šviesos diodams iš projektų, įkeltų į Cyclone V E FPGA. Įjungus įvesties/išvesties prievadą įjungus loginį 0, šviesos diodas įjungiamas, o naudojant logiką 1, šviesos diodas išjungiamas. Šiems šviesos diodams nėra specialių plokščių funkcijų.
2–15 lentelėje pateikiami bendrieji LED scheminių signalų pavadinimai ir atitinkami ciklono VE FPGA kaiščių numeriai.
2–15 lentelė. Bendrieji LED scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda | schemiškas Signalo pavadinimas | Ciklonas V E FPGA PIN numeris | I/O Standartinis |
| D28 | USER_LED0 | AK3 | 2.5-V |
| D29 | USER_LED1 | AJ4 | 2.5-V |
| D30 | USER_LED2 | AJ5 | 2.5-V |
| D31 | USER_LED3 | AK6 | 2.5-V |
HSMC šviesos diodai
Plokštės nuorodos D20 ir D21 yra HSMC prievado šviesos diodai. HSMC šviesos diodams nėra specialių plokščių funkcijų. Šviesos diodai pažymėti TX ir RX ir skirti rodyti duomenų srautą į ir iš prijungtų dukterinių kortelių. Šviesos diodus valdo Cyclone V E FPGA įrenginys.
2–16 lentelėje pateikiami HSMC LED scheminių signalų pavadinimai ir atitinkami ciklono VE FPGA kaiščių numeriai.
2–16 lentelė. HSMC LED scheminių signalų pavadinimai ir funkcijos
| lenta Nuoroda | schemiškas Signalo pavadinimas | Ciklono VE FPGA kaištis Skaičius | I/O Standartinis |
| D1 | HSMC_RX_LED | AH12 | 2.5-V |
| D2 | HSMC_TX_LED | AH11 | 2.5-V |
Charakteris LCD
Kūrimo plokštėje yra viena 14 kontaktų 0.1 colio žingsnio dviejų eilučių antraštė, kuri yra sąsaja su 2 eilučių × 16 simbolių Lumex simbolių LCD. Charakteristikos LCD turi 14 kontaktų lizdą, kuris tvirtinamas tiesiai prie plokštės 14 kontaktų antraštės, todėl jį galima lengvai išimti, kad būtų galima pasiekti po ekranu esančius komponentus. Antraštę taip pat galite naudoti derinimui ar kitiems tikslams.
2–17 lentelėse apibendrinami simbolių LCD kontaktų priskyrimai. Signalų pavadinimai ir kryptys yra susiję su Cyclone VE FPGA įrenginiu.
2–17 lentelė. Simbolių LCD kontaktų priskyrimas, scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda (J14) | Scheminis signalo pavadinimas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 7 | LCD_DATA0 | AJ7 | 2.5-V | LCD duomenų magistralė |
| 8 | LCD_DATA1 | AK7 | 2.5-V | LCD duomenų magistralė |
| 9 | LCD_DATA2 | AJ8 | 2.5-V | LCD duomenų magistralė |
| 10 | LCD_DATA3 | AK8 | 2.5-V | LCD duomenų magistralė |
| 11 | LCD_DATA4 | AF9 | 2.5-V | LCD duomenų magistralė |
| 12 | LCD_DATA5 | AG9 | 2.5-V | LCD duomenų magistralė |
| 13 | LCD_DATA6 | AH9 | 2.5-V | LCD duomenų magistralė |
| 14 | LCD_DATA7 | AJ9 | 2.5-V | LCD duomenų magistralė |
2–17 lentelė. Simbolių LCD kontaktų priskyrimas, scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda (J14) | Scheminis signalo pavadinimas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 4 | LCD_D_Cn | AK11 | 2.5-V | LCD duomenų arba komandos pasirinkimas |
| 5 | LCD_WEn | AK10 | 2.5-V | LCD rašymo įjungimas |
| 6 | LCD_CSn | AJ12 | 2.5-V | LCD lusto pasirinkimas |
2–18 lentelėse pateikiami LCD kaiščių apibrėžimai ir yra ištrauka iš Lumex duomenų lapo.
2–18 lentelė. LCD kontaktų apibrėžimai ir funkcijos
| Smeigtukas Skaičius | Simbolis | Lygis | Funkcija | |
| 1 | VDD | — |
Maitinimas |
5 V |
| 2 | VSS | — | GND (0 V) | |
| 3 | V0 | — | Skirtas LCD diskui | |
|
4 |
RS |
H/L |
Registruoti pasirinkimo signalą H: Duomenų įvestis
L: Instrukcijos įvestis |
|
| 5 | R/W | H/L | H: duomenų nuskaitymas (modulis į MPU)
L: duomenų rašymas (MPU į modulį) |
|
| 6 | E | H, H iki L | Įgalinti | |
| 7 14–XNUMX XNUMX | DB0–DB7 | H/L | Duomenų magistralė – programinės įrangos pasirenkamas 4 arba 8 bitų režimas | |
Norėdami gauti daugiau informacijos, tokios kaip laikas, simbolių žemėlapiai, sąsajos gairės ir kita susijusi dokumentacija, apsilankykite www.lumex.com.
Derinimo antraštė
Šioje kūrimo plokštėje yra dvi 2 × 8 derinimo antraštės derinimo tikslams. FPGA I/Os nukreipia tiesiai į antraštę, kad būtų galima išbandyti dizainą, derinti arba greitai patikrinti.
2–19 lentelėse apibendrinami derinimo antraštės kaiščių priskyrimai, signalų pavadinimai ir funkcijos.
2–19 lentelė. Derinti antraštės kaiščio priskyrimus, scheminius signalų pavadinimus ir funkcijas (1 dalis iš 2)
| lenta Nuoroda | Scheminis signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| Derinimas Antraštė (J15) | ||||
| 1 | HEADER_D0 | H21 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| 5 | HEADER_D1 | G21 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| 9 | HEADER_D2 | G22 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| 13 | HEADER_D3 | E26 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| 4 | HEADER_D4 | E25 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| 8 | HEADER_D5 | C27 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| 12 | HEADER_D6 | C26 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
2–19 lentelė. Derinti antraštės kaiščio priskyrimus, scheminius signalų pavadinimus ir funkcijas (2 dalis iš 2)
| lenta Nuoroda | Scheminis signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 16 | HEADER_D7 | B27 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| Derinimas Antraštė (J16) | ||||
| 1 ir 2 | HEADER_P0 ir HEADER_N0 | H25 ir H26 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 3 ir 4 | HEADER_P1 ir
HEADER_N1 |
P20 ir N20 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 7 ir 8 | HEADER_P2 ir HEADER_N2 | J22 ir J23 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 9 ir 10 | HEADER_P3 ir HEADER_N3 | D28 ir D29 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 13 ir 14 | HEADER_P4 ir HEADER_N4 | E27 ir D27 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 15 ir 16 | HEADER_P5 ir HEADER_N5 | H24 ir J25 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
Komponentai ir sąsajos
Šiame skyriuje aprašomi kūrimo plokštės ryšio prievadai ir sąsajos plokštės, susijusios su Cyclone VE FPGA įrenginiu. Kūrimo plokštė palaiko šiuos ryšio prievadus:
- RS-232 Serial UART
- 10/100/1000 Ethernet
- HSMC
- USB UART
10/100/1000 Ethernet
Kūrimo plokštė palaiko du 10/100/1000 bazinius T eternetus, naudodama dvi išorines Marvell 88E1111 PHY ir Altera Triple-Speed Ethernet MegaCore MAC funkcijas. PHY-MAC sąsajose naudojama RGMII sąsaja. Įprastoms tinklo programoms FPGA turi būti suteikta MAC funkcija. „Marvell 88E1111 PHY“ naudoja 2.5 V ir 1.0 V maitinimo bėgius ir jam reikalingas 25 MHz etaloninis laikrodis, valdomas iš tam skirto osciliatoriaus. PHY siejasi su RJ45 modeliu su vidiniu magnetu, kuris gali būti naudojamas varinėms linijoms valdyti Ethernet srautu.
2–7 paveiksluose parodyta RGMII sąsaja tarp FPGA (MAC) ir Marvell 88E1111 PHY.
2-7 pav. RGMII sąsaja tarp FPGA (MAC) ir Marvell 88E1111 PHY
2–20 lentelėse pateikiami Ethernet PHY sąsajos kaiščių priskyrimai
2–20 lentelė. Ethernet PHY PIN priskyrimai, signalų pavadinimai ir funkcijos (1 dalis iš 3)
| lenta Nuoroda | Scheminis signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 16 | HEADER_D7 | B27 | 1.5-V | Vieno galo signalas skirtas tik derinimo tikslams |
| Derinimas Antraštė (J16) | ||||
| 1 ir 2 | HEADER_P0 ir HEADER_N0 | H25 ir H26 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 3 ir 4 | HEADER_P1 ir
HEADER_N1 |
P20 ir N20 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 7 ir 8 | HEADER_P2 ir HEADER_N2 | J22 ir J23 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 9 ir 10 | HEADER_P3 ir HEADER_N3 | D28 ir D29 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 13 ir 14 | HEADER_P4 ir HEADER_N4 | E27 ir D27 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
| 15 ir 16 | HEADER_P5 ir HEADER_N5 | H24 ir J25 | 2.5-V | Pseudo-diferencialiniai signalai skirti tik derinimo tikslams |
2–20 lentelė. Ethernet PHY PIN priskyrimai, signalų pavadinimai ir funkcijos (2 dalis iš 3)
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 33 | ENETA_MDI_P1 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 34 | ENETA_MDI_N1 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 39 | ENETA_MDI_P2 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 41 | ENETA_MDI_N2 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 42 | ENETA_MDI_P3 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 43 | ENETA_MDI_N3 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| Ethernet PHY B (U11) | ||||
| 8 | ENETB_GTX_CLK | E28 | 2.5 V CMOS | 125 MHz RGMII perdavimo laikrodis |
| 23 | ENETB_INTN | K22 | 2.5 V CMOS | Valdymo magistralės pertraukimas |
| 60 | ENETB_LED_DUPLEX | — | 2.5 V CMOS | Dvipusis arba susidūrimo šviesos diodas. Nenaudotas |
| 70 | ENETB_LED_DUPLEX | — | 2.5 V CMOS | Dvipusis arba susidūrimo šviesos diodas. Nenaudotas |
| 76 | ENETB_LED_LINK10 | — | 2.5 V CMOS | 10 Mb ryšio šviesos diodas |
| 74 | ENETB_LED_LINK100 | — | 2.5 V CMOS | 100 Mb ryšio šviesos diodas |
| 73 | ENETB_LED_LINK1000 | — | 2.5 V CMOS | 1000 Mb ryšio šviesos diodas |
| 58 | ENETB_LED_RX | — | 2.5 V CMOS | RX duomenų aktyvus šviesos diodas |
| 69 | ENETB_LED_RX | — | 2.5 V CMOS | RX duomenų aktyvus šviesos diodas |
| 68 | ENETB_LED_TX | — | 2.5 V CMOS | TX duomenų aktyvus šviesos diodas |
| 25 | ENETB_MDC | A29 | 2.5 V CMOS | Valdymo magistralės duomenų laikrodis |
| 24 | EENTB_MDIO | L23 | 2.5 V CMOS | Valdymo magistralės duomenys |
| 28 | ENETB_RESETN | M21 | 2.5 V CMOS | Įrenginio nustatymas iš naujo |
| 2 | ENETB_RX_CLK | R23 | 2.5 V CMOS | RGMII priėmimo laikrodis |
| 95 | ENETB_RX_D0 | F25 | 2.5 V CMOS | RGMII priėmimo duomenų magistralė |
| 92 | ENETB_RX_D1 | F26 | 2.5 V CMOS | RGMII priėmimo duomenų magistralė |
| 93 | ENETB_RX_D2 | R20 | 2.5 V CMOS | RGMII priėmimo duomenų magistralė |
| 91 | ENETB_RX_D3 | T21 | 2.5 V CMOS | RGMII priėmimo duomenų magistralė |
| 94 | ENETB_RX_DV | L24 | 2.5 V CMOS | RGMII gauti duomenys galioja |
| 11 | ENETB_TX_D0 | F29 | 2.5 V CMOS | RGMII perdavimo duomenų magistralė |
| 12 | ENETB_TX_D1 | D30 | 2.5 V CMOS | RGMII perdavimo duomenų magistralė |
| 14 | ENETB_TX_D2 | C30 | 2.5 V CMOS | RGMII perdavimo duomenų magistralė |
| 16 | ENETB_TX_D3 | F28 | 2.5 V CMOS | RGMII perdavimo duomenų magistralė |
| 9 | EENEB_TX_EN | B29 | 2.5 V CMOS | RGMII perdavimo įjungimas |
| 55 | ENETB_XTAL_25MHZ | — | 2.5 V CMOS | 25 MHz RGMII perdavimo laikrodis |
| 29 | ENETB_MDI_P0 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 31 | ENETB_MDI_N0 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 33 | ENETB_MDI_P1 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 34 | ENETB_MDI_N1 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 39 | ENETB_MDI_P2 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 41 | ENETB_MDI_N2 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
2–20 lentelė. Ethernet PHY PIN priskyrimai, signalų pavadinimai ir funkcijos (3 dalis iš 3)
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 42 | ENETB_MDI_P3 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
| 43 | ENETB_MDI_N3 | — | 2.5 V CMOS | Nuo medijos priklausoma sąsaja |
HSMC
- Kūrimo plokštė palaiko HSMC sąsają. HSMC sąsaja palaiko visą SPI4.2 sąsają (17 LVDS kanalų), tris įvesties ir išvesties laikrodžius, taip pat JTAG ir SMB signalus. LVDS kanalai gali būti naudojami CMOS signalizavimui arba LVDS.
- HSMC yra „Altera“ sukurta atvira specifikacija, leidžianti išplėsti kūrimo plokštės funkcionalumą pridedant dukterines korteles (HSMC).
- Norėdami gauti daugiau informacijos apie HSMC specifikaciją, pvz., signalizacijos standartus, signalo vientisumą, suderinamas jungtis ir mechaninę informaciją, žr. didelės spartos tarpinės kortelės (HSMC) specifikacijų vadovą.
- Iš viso HSMC jungtis turi 172 kontaktus, įskaitant 120 signalų, 39 maitinimo kontaktus ir 13 įžeminimo kontaktų. Įžeminimo kaiščiai yra tarp dviejų signalo ir maitinimo kaiščių eilių, veikiantys ir kaip ekranas, ir kaip nuoroda. HSMC pagrindinio kompiuterio jungtis yra pagrįsta 0.5 mm žingsnio QSH/QTH šeimos didelės spartos, plokštės ir plokštės jungtimis iš Samtec. Šioje jungtyje yra trys bankai. Iš 1 bloko pašalinamas kas trečias kaištis, kaip tai daroma QSH-DP/QTH-DP serijoje. 2 ir 3 blokuose visi kaiščiai užpildyti, kaip tai daroma QSH/QTH serijoje. Kadangi Cyclone V E FPGA kūrimo plokštė nėra siųstuvo-imtuvo plokštė, HSMC siųstuvo-imtuvo kontaktai nėra prijungti prie Cyclone V E FPGA įrenginio.
2–8 paveiksluose parodytas signalų išdėstymas pagal tris Samtec jungties bankus.
2–8 pav. HSMC signalas ir banko diagrama
HSMC sąsaja turi programuojamus dvikrypčius I/O kaiščius, kuriuos galima naudoti kaip 2.5 V LVCMOS, kuris yra suderinamas su 3.3 V LVTTL. Šie kaiščiai taip pat gali būti naudojami kaip įvairūs diferencialiniai įvesties / išvesties standartai, įskaitant, bet neapsiribojant, LVDS, mini-LVDS ir RSDS su iki 17 dvipusių kanalų.
Kaip pažymėta didelės spartos tarpinės kortelės (HSMC) specifikacijų vadove, LVDS ir vieno galo įvesties/išvesties standartai garantuojami tik tada, kai jie sumaišomi pagal bendrąjį vieno galo arba bendro diferencialinio kaiščio išvestį.
2–21 lentelėse pateikiami HSMC sąsajos kaiščių priskyrimai, signalų pavadinimai ir funkcijos.
2–21 lentelė. HSMC sąsajos kaiščių priskyrimai, scheminiai signalų pavadinimai ir funkcijos (1 dalis iš 3)
| lenta Nuoroda (J7) |
schemiškas Signalas Vardas |
Ciklonas V E FPGA kaištis
Skaičius |
I/O Standartinis |
Aprašymas |
| 33 | HSMC_SDA | AB22 | 2.5 V CMOS | Valdymo serijiniai duomenys |
| 34 | HSMC_SCL | AC22 | 2.5 V CMOS | Valdymo serijos laikrodis |
| 35 | JTAG_TCK | AC7 | 2.5 V CMOS | JTAG laikrodžio signalas |
| 36 | HSMC_JTAG_TMS | — | 2.5 V CMOS | JTAG režimo pasirinkimo signalas |
| 37 | HSMC_JTAG_TDO | — | 2.5 V CMOS | JTAG duomenų išvestis |
| 38 | JTAC_FPGA_TDO_RETIMER | — | 2.5 V CMOS | JTAG duomenų įvedimas |
| 39 | HSMC_CLK_OUT0 | AJ14 | 2.5 V CMOS | Specialus CMOS laikrodis |
| 40 | HSMC_CLK_IN0 | AB16 | 2.5 V CMOS | Specialus CMOS laikrodis |
| 41 | HSMC_D0 | AH10 | 2.5 V CMOS | Skirtas CMOS įvesties / išvesties bitas 0 |
| 42 | HSMC_D1 | AJ10 | 2.5 V CMOS | Skirtas CMOS įvesties / išvesties bitas 1 |
| 43 | HSMC_D2 | Y13 | 2.5 V CMOS | Skirtas CMOS įvesties / išvesties bitas 2 |
| 44 | HSMC_D3 | AA14 | 2.5 V CMOS | Skirtas CMOS įvesties / išvesties bitas 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS arba 2.5 V | LVDS TX bitas 0 arba CMOS bitas 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS arba 2.5 V | LVDS RX bitas 0 arba CMOS bitas 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS arba 2.5 V | LVDS TX bitas 0n arba CMOS bitas 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS arba 2.5 V | LVDS RX bitas 0n arba CMOS bitas 7 |
| 53 | HSMC_TX_D_P1 | AJ27 | LVDS arba 2.5 V | LVDS TX bitas 1 arba CMOS bitas 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS arba 2.5 V | LVDS RX bitas 1 arba CMOS bitas 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS arba 2.5 V | LVDS TX bitas 1n arba CMOS bitas 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS arba 2.5 V | LVDS RX bitas 1n arba CMOS bitas 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS arba 2.5 V | LVDS TX bitas 2 arba CMOS bitas 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS arba 2.5 V | LVDS RX bitas 2 arba CMOS bitas 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS arba 2.5 V | LVDS TX bitas 2n arba CMOS bitas 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS arba 2.5 V | LVDS RX bitas 2n arba CMOS bitas 15 |
| 65 | HSMC_TX_D_P3 | AJ25 | LVDS arba 2.5 V | LVDS TX bitas 3 arba CMOS bitas 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS arba 2.5 V | LVDS RX bitas 3 arba CMOS bitas 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS arba 2.5 V | LVDS TX bitas 3n arba CMOS bitas 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS arba 2.5 V | LVDS RX bitas 3n arba CMOS bitas 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS arba 2.5 V | LVDS TX bitas 4 arba CMOS bitas 20 |
2–21 lentelė. HSMC sąsajos kaiščių priskyrimai, scheminiai signalų pavadinimai ir funkcijos (2 dalis iš 3)
| lenta Nuoroda (J7) |
schemiškas Signalas Vardas |
Ciklonas V E FPGA kaištis
Skaičius |
I/O Standartinis |
Aprašymas |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS arba 2.5 V | LVDS RX bitas 4 arba CMOS bitas 21 |
| 73 | HSMC_TX_D_N4 | AJ24 | LVDS arba 2.5 V | LVDS TX bitas 4n arba CMOS bitas 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS arba 2.5 V | LVDS RX bitas 4n arba CMOS bitas 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS arba 2.5 V | LVDS TX bitas 5 arba CMOS bitas 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS arba 2.5 V | LVDS RX bitas 5 arba CMOS bitas 25 |
| 79 | HSMC_TX_D_N5 | AJ22 | LVDS arba 2.5 V | LVDS TX bitas 5n arba CMOS bitas 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS arba 2.5 V | LVDS RX bitas 5n arba CMOS bitas 27 |
| 83 | HSMC_TX_D_P6 | AJ23 | LVDS arba 2.5 V | LVDS TX bitas 6 arba CMOS bitas 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS arba 2.5 V | LVDS RX bitas 6 arba CMOS bitas 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS arba 2.5 V | LVDS TX bitas 6n arba CMOS bitas 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS arba 2.5 V | LVDS RX bitas 6n arba CMOS bitas 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS arba 2.5 V | LVDS TX bitas 7 arba CMOS bitas 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS arba 2.5 V | LVDS RX bitas 7 arba CMOS bitas 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS arba 2.5 V | LVDS TX bitas 7n arba CMOS bitas 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS arba 2.5 V | LVDS RX bitas 7n arba CMOS bitas 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 1 arba CMOS 36 bitas |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 1 arba CMOS 37 bitu |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 1 arba CMOS 38 bitas |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 1 arba CMOS 39 bitu |
| 101 | HSMC_TX_D_P8 | AJ20 | LVDS arba 2.5 V | LVDS TX bitas 8 arba CMOS bitas 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS arba 2.5 V | LVDS RX bitas 8 arba CMOS bitas 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS arba 2.5 V | LVDS TX bitas 8n arba CMOS bitas 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS arba 2.5 V | LVDS RX bitas 8n arba CMOS bitas 43 |
| 107 | HSMC_TX_D_P9 | AJ19 | LVDS arba 2.5 V | LVDS TX bitas 9 arba CMOS bitas 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS arba 2.5 V | LVDS RX bitas 9 arba CMOS bitas 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS arba 2.5 V | LVDS TX bitas 9n arba CMOS bitas 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS arba 2.5 V | LVDS RX bitas 9n arba CMOS bitas 47 |
| 113 | HSMC_TX_D_P10 | AJ17 | LVDS arba 2.5 V | LVDS TX bitas 10 arba CMOS bitas 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS arba 2.5 V | LVDS RX bitas 10 arba CMOS bitas 49 |
| 115 | HSMC_TX_D_N10 | AJ18 | LVDS arba 2.5 V | LVDS TX bitas 10n arba CMOS bitas 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS arba 2.5 V | LVDS RX bitas 10n arba CMOS bitas 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS arba 2.5 V | LVDS TX bitas 11 arba CMOS bitas 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS arba 2.5 V | LVDS RX bitas 11 arba CMOS bitas 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS arba 2.5 V | LVDS TX bitas 11n arba CMOS bitas 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS arba 2.5 V | LVDS RX bitas 11n arba CMOS bitas 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS arba 2.5 V | LVDS TX bitas 12 arba CMOS bitas 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS arba 2.5 V | LVDS RX bitas 12 arba CMOS bitas 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS arba 2.5 V | LVDS TX bitas 12n arba CMOS bitas 58 |
2–21 lentelė. HSMC sąsajos kaiščių priskyrimai, scheminiai signalų pavadinimai ir funkcijos (3 dalis iš 3)
| lenta Nuoroda (J7) |
schemiškas Signalas Vardas |
Ciklonas V E FPGA kaištis
Skaičius |
I/O Standartinis |
Aprašymas |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS arba 2.5 V | LVDS RX bitas 12n arba CMOS bitas 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS arba 2.5 V | LVDS TX bitas 13 arba CMOS bitas 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS arba 2.5 V | LVDS RX bitas 13 arba CMOS bitas 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS arba 2.5 V | LVDS TX bitas 13n arba CMOS bitas 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS arba 2.5 V | LVDS RX bitas 13n arba CMOS bitas 63 |
| 137 | HSMC_TX_D_P14 | AJ15 | LVDS arba 2.5 V | LVDS TX bitas 14 arba CMOS bitas 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS arba 2.5 V | LVDS RX bitas 14 arba CMOS bitas 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS arba 2.5 V | LVDS TX bitas 14n arba CMOS bitas 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS arba 2.5 V | LVDS RX bitas 14n arba CMOS bitas 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS arba 2.5 V | LVDS TX bitas 15 arba CMOS bitas 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS arba 2.5 V | LVDS RX bitas 15 arba CMOS bitas 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS arba 2.5 V | LVDS TX bitas 15n arba CMOS bitas 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS arba 2.5 V | LVDS RX bitas 15n arba CMOS bitas 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS arba 2.5 V | LVDS TX bitas 16 arba CMOS bitas 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS arba 2.5 V | LVDS RX bitas 16 arba CMOS bitas 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS arba 2.5 V | LVDS TX bitas 16n arba CMOS bitas 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS arba 2.5 V | LVDS RX bitas 16n arba CMOS bitas 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 2 arba CMOS 76 bitas |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 2 arba CMOS 77 bitu |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 2 arba CMOS 78 bitas |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS arba 2.5 V | LVDS arba CMOS laikrodis 2 arba CMOS 79 bitu |
| 160 | HSMC_PRSNTn | AK5 | 2.5 V CMOS | HSMC prievado buvimo aptikimas |
RS-232 Serial UART
Moteriška kampinė DSUB 9 kontaktų jungtis ir palaikomasis RS-232 siųstuvas-imtuvas palaiko standartinį RS-232 nuoseklųjį UART kanalą šioje plokštėje. Jungtis turi tuos pačius kontaktus, kaip ir duomenų galinio įrenginio, ir jai reikia tik standartinio kabelio (kompiuterio sąsajai nereikia nulinio modemo). Skirtas lygio keitimo buferis naudojamas versti tarp LVTTL ir RS-232 lygių. Plokštės nuorodos D23 ir D24 yra nuoseklūs UART šviesos diodai, kurie šviečia nurodydami RX ir TX veiklą.
2–24 lentelėse pateikiami RS-232 serijos UART kaiščių priskyrimai, signalų pavadinimai ir funkcijos.
Signalų pavadinimai ir tipai yra susiję su Cyclone VE FPGA I/O nustatymo ir krypties požiūriu.
2–22 lentelė. RS-232 serijos UART scheminių signalų pavadinimai ir funkcijos
| lenta Nuoroda (U20) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 14 | UART_TXD | AB9 | 3.3-V | Perduoti duomenis |
| 15 | UART_RTS | AH6 | 3.3-V | Prašymas išsiųsti |
2–22 lentelė. RS-232 serijos UART scheminių signalų pavadinimai ir funkcijos
| lenta Nuoroda (U20) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 16 | UART_RXD | AG6 | 3.3-V | Gauti duomenis |
| 13 | UART_CTS | AF8 | 3.3-V | Aišku siųsti |
USB-UART
Kūrimo plokštė palaiko UART sąsają per USB jungtį, naudodama Silicon Labs CP2104 USB-UART tiltą. Norėdami palengvinti pagrindinio kompiuterio ryšį su CP2104, turite naudoti USB-UART tilto virtualiojo COM prievado (VCP) tvarkykles.
VCP tvarkykles galite rasti adresu: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
2–23 lentelėse pateikiami USB-UART kaiščių priskyrimai, signalų pavadinimai ir funkcijos. Signalų pavadinimai ir tipai yra susiję su Cyclone VE FPGA I/O nustatymo ir krypties požiūriu
2–23 lentelė. USB-UART scheminių signalų pavadinimai ir funkcijos
| lenta Nuoroda (U20) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 1 | USB_UART_RI | AD12 | 2.5-V | Skambėjimo indikatoriaus valdymo įvestis (aktyvus žemas) |
| 24 | USB_UART_DCD | AD13 | 2.5-V | Duomenų laikmenos aptikimo valdymo įvestis (aktyvus žemas) |
| 22 | USB_UART_DSR | V12 | 2.5-V | Duomenų rinkinio parengties valdymo įvestis (aktyvus žemas) |
| 21 | USB_UART_RXD | AF10 | 2.5-V | Asinchroninis duomenų įvestis (UART priėmimas) |
| 19 | USB_UART_RTS | AE12 | 2.5-V | Paruošta siųsti valdymo išvestį (aktyvus žemas) |
| 12 | USB_UART_GPIO2 | AE13 | 2.5-V | Vartotojo konfigūruojamas įėjimas arba išėjimas. |
| 23 | USB_UART_DTR | AE10 | 2.5-V | Duomenų terminalo paruoštas valdymo išėjimas (aktyvus žemas) |
| 20 | USB_UART_TXD | W12 | 2.5-V | Asinchroninis duomenų išvestis (UART perdavimas) |
| 18 | USB_UART_CTS | AJ1 | 2.5-V | Išvalyti, jei norite siųsti valdymo įvestį (aktyvus žemas) |
| 15 | USB_UART_SUSPENDn | — | 2.5-V | Kai CP2104 yra USB sustabdymo būsenoje, kaištis yra logiškai žemas. |
| 17 | USB_UART_SUSPEND | — | 2.5-V | Kai CP2104 yra USB sustabdymo būsenoje, kaištis yra logiškai aukštas. |
| 9 | USB_UART_RSTn | — | 2.5-V | Įrenginio nustatymas iš naujo |
Atmintis
Šiame skyriuje aprašomas kūrimo plokštės atminties sąsajos palaikymas, taip pat jų signalų pavadinimai, tipai ir ryšys, susijęs su Cyclone V E FPGA. Kūrimo plokštė turi šias atminties sąsajas:
- DDR3 SDRAM
- LPDDR2 SDRAM
- EEPROM
- Sinchroninė SRAM
- Sinchroninė blykstė
Norėdami gauti daugiau informacijos apie atminties sąsajas, žr. šiuos dokumentus:
- Laiko analizės skyrius Išorinės atminties sąsajos vadove.
- Išorinės atminties sąsajos vadovo skyrius DDR, DDR2 ir DDR3 SDRAM projektavimo pamokos.
DDR3 SDRAM
- Kūrimo plokštė palaiko dvi 16Mx16x8 ir dvi 16Mx8x8 DDR3 SDRAM sąsajas labai sparčiai nuosekliai prieigai prie atminties.
- 32 bitų duomenų magistralę sudaro du x16 įrenginiai, naudojantys minkštosios atminties valdiklio (SMC) sąsają. Naudojant SMC, ši atminties sąsaja veikia tiksliniu 300 MHz dažniu, o didžiausias teorinis pralaidumas viršija 9.6 Gbps. Didžiausias šio DDR3 įrenginio dažnis yra 800 MHz, o CAS delsa yra 11.
- 2–24 lentelėse pateikiami DDR3 kaiščių priskyrimai, signalų pavadinimai ir funkcijos. Signalų pavadinimai ir tipai yra susiję su Cyclone VE FPGA I/O nustatymo ir krypties požiūriu.
2–24 lentelė. DDR3 įrenginio kaiščių priskyrimas, scheminiai signalų pavadinimai ir funkcijos (1 dalis iš 4)
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| DDR3 x16 (U8) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL I klasė | Adresų autobusas |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL I klasė | Adresų autobusas |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL I klasė | Adresų autobusas |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL I klasė | Adresų autobusas |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL I klasė | Adresų autobusas |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL I klasė | Adresų autobusas |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL I klasė | Adresų autobusas |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL I klasė | Adresų autobusas |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL I klasė | Adresų autobusas |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL I klasė | Adresų autobusas |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL I klasė | Adresų autobusas |
2–24 lentelė. DDR3 įrenginio kaiščių priskyrimas, scheminiai signalų pavadinimai ir funkcijos (2 dalis iš 4)
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL I klasė | Adresų autobusas |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL I klasė | Adresų autobusas |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL I klasė | Adresų autobusas |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL I klasė | Banko adresų magistralė |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL I klasė | Banko adresų magistralė |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL I klasė | Banko adresų magistralė |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL I klasė | Pasirinkite eilutės adresą |
| K9 | DDR3_CKE | C11 | 1.5-V SSTL I klasė | Pasirinkite stulpelio adresą |
| J7 | DDR3_CLK_P | J20 | Diferencialinis 1.5 V SSTL I klasė | Diferencialinis išvesties laikrodis |
| K7 | DDR3_CLK_N | H20 | Diferencialinis 1.5 V SSTL I klasė | Diferencialinis išvesties laikrodis |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL I klasė | Chip pasirinkimas |
| E7 | DDR3_DM0 | D23 | 1.5-V SSTL I klasė | Įrašykite kaukės baitų juostą |
| D3 | DDR3_DM1 | D18 | 1.5-V SSTL I klasė | Įrašykite kaukės baitų juostą |
| E3 | DDR3_DQ0 | A25 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| H8 | DDR3_DQ1 | D22 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| F7 | DDR3_DQ2 | C21 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| H7 | DDR3_DQ3 | C19 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| F2 | DDR3_DQ4 | C20 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| G2 | DDR3_DQ5 | C22 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| F8 | DDR3_DQ6 | D25 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| H3 | DDR3_DQ7 | D20 | 1.5-V SSTL I klasė | 0 duomenų magistralės baitų juosta |
| A7 | DDR3_DQ8 | B24 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| C3 | DDR3_DQ9 | A21 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| A3 | DDR3_DQ10 | B21 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| D7 | DDR3_DQ11 | F19 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| A2 | DDR3_DQ12 | C24 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| C2 | DDR3_DQ13 | B23 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| B8 | DDR3_DQ14 | E18 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| C8 | DDR3_DQ15 | A23 | 1.5-V SSTL I klasė | 1 duomenų magistralės baitų juosta |
| F3 | DDR3_DQS_P0 | K20 | Diferencialinis 1.5 V SSTL I klasė | Duomenų stroboskopo P baitų juosta 0 |
| G3 | DDR3_DQS_N0 | J19 | Diferencialinis 1.5 V SSTL I klasė | N baitų duomenų juosta 0 |
| C7 | DDR3_DQS_P1 | L18 | Diferencialinis 1.5 V SSTL I klasė | Duomenų stroboskopo P baitų juosta 1 |
| B7 | DDR3_DQS_N1 | K18 | Diferencialinis 1.5 V SSTL I klasė | N baitų duomenų juosta 1 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL I klasė | Įjungtas nutraukimas |
2–24 lentelė. DDR3 įrenginio kaiščių priskyrimas, scheminiai signalų pavadinimai ir funkcijos (3 dalis iš 4)
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL I klasė | Pasirinkite eilutės adresą |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL I klasė | Nustatyti iš naujo |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL I klasė | Rašymo įgalinimas |
| L8 | DDR3_ZQ01 | — | 1.5-V SSTL I klasė | ZQ varžos kalibravimas |
| DDR3 x16 (U7) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL I klasė | Adresų autobusas |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL I klasė | Adresų autobusas |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL I klasė | Adresų autobusas |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL I klasė | Adresų autobusas |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL I klasė | Adresų autobusas |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL I klasė | Adresų autobusas |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL I klasė | Adresų autobusas |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL I klasė | Adresų autobusas |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL I klasė | Adresų autobusas |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL I klasė | Adresų autobusas |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL I klasė | Adresų autobusas |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL I klasė | Adresų autobusas |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL I klasė | Adresų autobusas |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL I klasė | Adresų autobusas |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL I klasė | Banko adresų magistralė |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL I klasė | Banko adresų magistralė |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL I klasė | Banko adresų magistralė |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL I klasė | Pasirinkite eilutės adresą |
| K9 | DDR3_CKE | AK18 | 1.5-V SSTL I klasė | Pasirinkite stulpelio adresą |
| K7 | DDR3_CLK_P | J20 | 1.5-V SSTL I klasė | Diferencialinis išvesties laikrodis |
| J7 | DDR3_CLK_N | H20 | 1.5-V SSTL I klasė | Diferencialinis išvesties laikrodis |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL I klasė | Chip pasirinkimas |
| E7 | DDR3_DM2 | A19 | 1.5-V SSTL I klasė | Įrašykite kaukės baitų juostą |
| D3 | DDR3_DM3 | B14 | 1.5-V SSTL I klasė | Įrašykite kaukės baitų juostą |
| F2 | DDR3_DQ16 | G18 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| F8 | DDR3_DQ17 | B18 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| E3 | DDR3_DQ18 | A18 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| F7 | DDR3_DQ19 | F18 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| H3 | DDR3_DQ20 | C14 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| G2 | DDR3_DQ21 | C17 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| H7 | DDR3_DQ22 | B17 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| H8 | DDR3_DQ23 | B19 | 1.5-V SSTL I klasė | 2 duomenų magistralės baitų juosta |
| A2 | DDR3_DQ24 | C15 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
2–24 lentelė. DDR3 įrenginio kaiščių priskyrimas, scheminiai signalų pavadinimai ir funkcijos (4 dalis iš 4)
| lenta Nuoroda | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| C2 | DDR3_DQ25 | D17 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
| D7 | DDR3_DQ26 | C12 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
| A7 | DDR3_DQ27 | E17 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
| A3 | DDR3_DQ28 | C16 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
| C3 | DDR3_DQ29 | A14 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
| B8 | DDR3_DQ30 | D12 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
| C8 | DDR3_DQ31 | A13 | 1.5-V SSTL I klasė | 3 duomenų magistralės baitų juosta |
| F3 | DDR3_DQS_P2 | K16 | Diferencialinis 1.5 V SSTL I klasė | Duomenų stroboskopo P baitų juosta 2 |
| G3 | DDR3_DQS_N2 | L16 | Diferencialinis 1.5 V SSTL I klasė | N baitų duomenų juosta 2 |
| C7 | DDR3_DQS_P3 | K17 | Diferencialinis 1.5 V SSTL I klasė | Duomenų stroboskopo P baitų juosta 3 |
| B7 | DDR3_DQS_N3 | J17 | Diferencialinis 1.5 V SSTL I klasė | N baitų duomenų juosta 3 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL I klasė | Įjungtas nutraukimas |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL I klasė | Pasirinkite eilutės adresą |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL I klasė | Nustatyti iš naujo |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL I klasė | Rašymo įgalinimas |
| L8 | DDR3_ZQ2 | — | 1.5-V SSTL I klasė | ZQ varžos kalibravimas |
LPDDR2 SDRAM
LPDDR2 yra mobilus mažos galios DDR2 SDRAM įrenginys, veikiantis esant 1.2 V. Ši sąsaja jungiasi prie horizontalių I/O bankų viršutiniame FPGA įrenginio krašte.
Prietaiso greitis yra 300 MHz. Naudojama tik x16 konfigūracija, nors plokštėje esanti LPDDR2 SDRAM yra x32 įrenginys.
2–25 lentelėse pateikiami LPDDR2 SDRAM kaiščių priskyrimai, signalų pavadinimai ir funkcijos.
Signalų pavadinimai ir tipai yra susiję su Cyclone VE FPGA I/O nustatymo ir krypties požiūriu.
2–25 lentelė. LPDDR2 SDRAM scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda (U9) | schemiškas Signalas Vardas | Ciklonas VE FPGA PIN numeris | I/O Standartinis | Aprašymas |
| AC6 | LPDDR2_CA0 | Y30 | 1.2 V HSUL | Adresų autobusas |
| AB6 | LPDDR2_CA1 | T30 | 1.2 V HSUL | Adresų autobusas |
| AC7 | LPDDR2_CA2 | W29 | 1.2 V HSUL | Adresų autobusas |
| AB8 | LPDDR2_CA3 | AB29 | 1.2 V HSUL | Adresų autobusas |
| AB9 | LPDDR2_CA4 | W30 | 1.2 V HSUL | Adresų autobusas |
| W1 | LPDDR2_CA5 | U29 | 1.2 V HSUL | Adresų autobusas |
| V2 | LPDDR2_CA6 | AC30 | 1.2 V HSUL | Adresų autobusas |
| U1 | LPDDR2_CA7 | R30 | 1.2 V HSUL | Adresų autobusas |
2–25 lentelė. LPDDR2 SDRAM scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda (U9) | schemiškas Signalas Vardas | Ciklonas VE FPGA PIN numeris | I/O Standartinis | Aprašymas |
| T2 | LPDDR2_CA8 | T28 | 1.2 V HSUL | Adresų autobusas |
| T1 | LPDDR2_CA9 | T25 | 1.2 V HSUL | Adresų autobusas |
| Y2 | LPDDR2_CK | V21 | Diferencialas 1.2 V HSUL | Diferencialinis išvesties laikrodis P |
| Y1 | LPDDR2_CKN | V22 | Diferencialas 1.2 V HSUL | Diferencialinis išvesties laikrodis N |
| AC3 | LPDDR2_CKE | T29 | 1.2 V HSUL | Laikrodžio įjungimas |
| AB3 | LPDDR2_CSN | R26 | 1.2 V HSUL | Chip pasirinkimas |
| N23 | LPDDR2_DM0 | AG29 | 1.2 V HSUL | Duomenų kaukė |
| L23 | LPDDR2_DM1 | AB27 | 1.2 V HSUL | Duomenų kaukė |
| AB20 | LPDDR2_DM2 | — | 1.2 V HSUL | Duomenų kaukė |
| B20 | LPDDR2_DM3 | — | 1.2 V HSUL | Duomenų kaukė |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| W22 | LPDDR2_DQ2 | AA28 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| W23 | LPDDR2_DQ3 | AH29 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| V23 | LPDDR2_DQ4 | Y28 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| U22 | LPDDR2_DQ5 | AE30 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| T22 | LPDDR2_DQ6 | AJ28 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| T23 | LPDDR2_DQ7 | AD30 | 1.2 V HSUL | 0 duomenų magistralės baitų juosta |
| H22 | LPDDR2_DQ8 | AC29 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| H23 | LPDDR2_DQ9 | AF30 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| G23 | LPDDR2_DQ10 | AA30 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| F22 | LPDDR2_DQ11 | AE28 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| E22 | LPDDR2_DQ12 | AF29 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| E23 | LPDDR2_DQ13 | AD28 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| D23 | LPDDR2_DQ14 | V27 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| C22 | LPDDR2_DQ15 | W28 | 1.2 V HSUL | 1 duomenų magistralės baitų juosta |
| AB12 | LPDDR2_DQ16 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| AC13 | LPDDR2_DQ17 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| AB14 | LPDDR2_DQ18 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| AC14 | LPDDR2_DQ19 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| AB15 | LPDDR2_DQ20 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| AC16 | LPDDR2_DQ21 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| AB17 | LPDDR2_DQ22 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| AC17 | LPDDR2_DQ23 | — | 1.2 V HSUL | 2 duomenų magistralės baitų juosta |
| B17 | LPDDR2_DQ24 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
| A17 | LPDDR2_DQ25 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
| A16 | LPDDR2_DQ26 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
| B15 | LPDDR2_DQ27 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
| B14 | LPDDR2_DQ28 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
2–25 lentelė. LPDDR2 SDRAM scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda (U9) | schemiškas Signalas Vardas | Ciklonas VE FPGA PIN numeris | I/O Standartinis | Aprašymas |
| A14 | LPDDR2_DQ29 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
| A13 | LPDDR2_DQ30 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
| B12 | LPDDR2_DQ31 | — | 1.2 V HSUL | 3 duomenų magistralės baitų juosta |
| R23 | LPDDR2_DQS0 | V26 | Diferencialas 1.2 V HSUL | Duomenų stroboskopo P baitų juosta 0 |
| 22 p | LPDDR2_DQSN0 | U26 | Diferencialas 1.2 V HSUL | N baitų duomenų juosta 0 |
| J22 | LPDDR2_DQS1 | U27 | Diferencialas 1.2 V HSUL | Duomenų stroboskopo P baitų juosta 1 |
| K23 | LPDDR2_DQSN1 | U28 | Diferencialas 1.2 V HSUL | N baitų duomenų juosta 1 |
| AB18 | LPDDR2_DQS2 | — | Diferencialas 1.2 V HSUL | Duomenų stroboskopo P baitų juosta 2 |
| AC19 | LPDDR2_DQSN2 | — | Diferencialas 1.2 V HSUL | N baitų duomenų juosta 2 |
| B18 | LPDDR2_DQS3 | — | Diferencialas 1.2 V HSUL | Duomenų stroboskopo P baitų juosta 3 |
| A19 | LPDDR2_DQSN4 | — | Diferencialas 1.2 V HSUL | N baitų duomenų juosta 3 |
| P1 | LPDDR2_ZQ | — | 1.2-V | ZQ varžos kalibravimas |
EEPROM
Šioje plokštėje yra 64 Kb EEPROM įrenginys. Šis įrenginys turi 2 laidų nuosekliosios sąsajos magistralę I2C.
2–26 lentelėse pateikiami EEPROM kaiščių priskyrimai, signalų pavadinimai ir funkcijos. Signalų pavadinimai ir tipai yra susiję su Cyclone VE FPGA I/O nustatymo ir krypties požiūriu.
2–26 lentelė. EEPROM scheminiai signalų pavadinimai ir funkcijos
| lenta Nuoroda (U12) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 1 | EEPROM_A0 | — | 3.3-V | Chipo adresas |
| 2 | EEPROM_A1 | — | 3.3-V | Chipo adresas |
| 3 | EEPROM_A2 | — | 3.3-V | Chipo adresas |
| 5 | EEPROM_SDA | AH7 | 3.3-V | Serijos adresas arba duomenys |
| 6 | EEPROM_SCL | AG7 | 3.3-V | Serijinis laikrodis |
| 7 | EEPROM_WP | — | 3.3-V | Rašymo apsaugos įvestis |
Sinchroninė SRAM
Kūrimo plokštė palaiko 18 Mb standartinę sinchroninę SRAM instrukcijoms ir duomenims saugoti su mažos delsos laisvosios prieigos galimybe. Įrenginys turi 1024K x 18 bitų sąsają. Šis įrenginys yra bendros FSM magistralės, kuri jungiasi prie „flash“ atminties, SRAM ir MAX V CPLD 5M2210 sistemos valdiklio, dalis. Įrenginio greitis yra 250 MHz vieno duomenų perdavimo sparta. Šiam įrenginiui nėra minimalaus greičio. Teorinis šios sąsajos pralaidumas yra 4 Gbps nuolatiniams serijoms. Bet kurio adreso skaitymo delsa yra du laikrodžiai, o rašymo delsa yra vienas laikrodis.
2–27 lentelėse pateikiami SSRAM kaiščių priskyrimai, signalų pavadinimai ir funkcijos.
2–27 lentelė. SSRAM PIN priskyrimai, scheminiai signalų pavadinimai ir funkcijos (1 dalis iš 2)
| lenta Nuoroda (U11) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 86 | SRAM_OEN | E7 | 2.5-V | Išvesties įjungimas |
| 87 | SRAM_WEN | D6 | 2.5-V | Rašymo įgalinimas |
| 37 | FSM_A1 | B11 | 2.5-V | Adresų autobusas |
| 36 | FSM_A2 | A11 | 2.5-V | Adresų autobusas |
| 44 | FSM_A3 | D9 | 2.5-V | Adresų autobusas |
| 42 | FSM_A4 | C10 | 2.5-V | Adresų autobusas |
| 34 | FSM_A5 | A10 | 2.5-V | Adresų autobusas |
| 47 | FSM_A6 | A9 | 2.5-V | Adresų autobusas |
| 43 | FSM_A7 | C9 | 2.5-V | Adresų autobusas |
| 46 | FSM_A8 | B8 | 2.5-V | Adresų autobusas |
| 45 | FSM_A9 | B7 | 2.5-V | Adresų autobusas |
| 35 | FSM_A10 | A8 | 2.5-V | Adresų autobusas |
| 32 | FSM_A11 | B6 | 2.5-V | Adresų autobusas |
| 33 | FSM_A12 | A6 | 2.5-V | Adresų autobusas |
| 50 | FSM_A13 | C7 | 2.5-V | Adresų autobusas |
| 48 | FSM_A14 | C6 | 2.5-V | Adresų autobusas |
| 100 | FSM_A15 | F13 | 2.5-V | Adresų autobusas |
| 99 | FSM_A16 | E13 | 2.5-V | Adresų autobusas |
| 82 | FSM_A17 | A5 | 2.5-V | Adresų autobusas |
| 80 | FSM_A18 | A4 | 2.5-V | Adresų autobusas |
| 49 | FSM_A19 | J7 | 2.5-V | Adresų autobusas |
| 81 | FSM_A20 | H7 | 2.5-V | Adresų autobusas |
| 39 | FSM_A21 | J9 | 2.5-V | Adresų autobusas |
| 58 | FSM_D0 | F16 | 2.5-V | Duomenų magistralė |
| 59 | FSM_D1 | E16 | 2.5-V | Duomenų magistralė |
| 62 | FSM_D2 | M9 | 2.5-V | Duomenų magistralė |
| 63 | FSM_D3 | M8 | 2.5-V | Duomenų magistralė |
| 68 | FSM_D4 | F15 | 2.5-V | Duomenų magistralė |
| 69 | FSM_D5 | E15 | 2.5-V | Duomenų magistralė |
2–27 lentelė. SSRAM PIN priskyrimai, scheminiai signalų pavadinimai ir funkcijos (2 dalis iš 2)
| lenta Nuoroda (U11) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| 72 | FSM_D6 | E12 | 2.5-V | Duomenų magistralė |
| 73 | FSM_D7 | D13 | 2.5-V | Duomenų magistralė |
| 23 | FSM_D8 | J15 | 2.5-V | Duomenų magistralė |
| 22 | FSM_D9 | H15 | 2.5-V | Duomenų magistralė |
| 19 | FSM_D10 | E11 | 2.5-V | Duomenų magistralė |
| 18 | FSM_D11 | D10 | 2.5-V | Duomenų magistralė |
| 12 | FSM_D12 | L10 | 2.5-V | Duomenų magistralė |
| 13 | FSM_D13 | L9 | 2.5-V | Duomenų magistralė |
| 8 | FSM_D14 | G14 | 2.5-V | Duomenų magistralė |
| 9 | FSM_D15 | F14 | 2.5-V | Duomenų magistralė |
| 85 | SRAM_ADSCN | E6 | 2.5-V | Adreso būsenos valdiklis |
| 84 | SRAM_ADSPN | J10 | 2.5-V | Adreso būsenos procesorius |
| 83 | SRAM_ADVN | G6 | 2.5-V | Adresas galioja |
| 93 | SRAM_BWAN | A3 | 2.5-V | Pasirinkti baitą rašyti |
| 94 | SRAM_BWBN | A2 | 2.5-V | Pasirinkti baitą rašyti |
| 97 | SRAM_CE2 | — | 2.5-V | Lusto įjungimas 2 |
| 92 | SRAM_CE3N | — | 2.5-V | Lusto įjungimas 3 |
| 98 | SRAM_CEN | D7 | 2.5-V | Lusto įjungimas 1 |
| 89 | SRAM_CLK | K10 | 2.5-V | Laikrodis |
| 88 | SRAM_GWN | — | 2.5-V | Įgalinti visuotinį rašymą |
| 31 | SRAM_MODE | — | 2.5-V | Kadrų sekos pasirinkimas |
| 64 | SRAM_ZZ | — | 2.5-V | Maitinimo miego režimas |
Blykstė
Kūrimo plokštė palaiko 512 Mb su CFI suderinamą sinchroninį „flash“ įrenginį, skirtą nepastoviam FPGA konfigūracijos duomenų, plokštės informacijos, bandomosios programos duomenų ir vartotojo kodo vietos saugojimui. Šis įrenginys yra bendros FSM magistralės, kuri jungiasi prie „flash“ atminties, SSRAM ir MAX V CPLD 5M2210 sistemos valdiklio, dalis. Ši 16 bitų duomenų atminties sąsaja gali palaikyti nuskaitymo serijomis operacijas iki 52 MHz dažniu ir 832 Mbps vienam įrenginiui pralaidumu. Vieno žodžio buferio įrašymo našumas yra 270 μs, o 800 K masyvo bloko ištrynimo laikas yra 128 ms. 2–28 lentelėse pateikiami blykstės kontaktų priskyrimai, signalų pavadinimai ir funkcijos. Signalų pavadinimai ir tipai yra susiję su Cyclone VE FPGA I/O nustatymo ir krypties požiūriu.
2–28 lentelė. „Flash Pin“ priskyrimai, scheminiai signalų pavadinimai ir funkcijos (1 dalis iš 3)
| lenta Nuoroda (U10) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| F6 | FLASH_ADVN | H12 | 2.5-V | Adresas galioja |
| B4 | FLASH_CEN | H14 | 2.5-V | Lusto įjungimas |
2–28 lentelė. „Flash Pin“ priskyrimai, scheminiai signalų pavadinimai ir funkcijos (2 dalis iš 3)
| lenta Nuoroda (U10) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| E6 | FLASH_CLK | N12 | 2.5-V | Laikrodis |
| F8 | FLASH_OEN | L11 | 2.5-V | Išvesties įjungimas |
| F7 | FLASH_RDYBSYN | J12 | 2.5-V | Paruošta |
| D4 | FLASH_RESETN | K11 | 2.5-V | Nustatyti iš naujo |
| G8 | FLASH_WEN | 12 p | 2.5-V | Rašymo įgalinimas |
| C6 | FLASH_WPN | — | 2.5-V | Rašykite apsaugoti |
| A1 | FSM_A1 | B11 | 2.5-V | Adresų autobusas |
| B1 | FSM_A2 | A11 | 2.5-V | Adresų autobusas |
| C1 | FSM_A3 | D9 | 2.5-V | Adresų autobusas |
| D1 | FSM_A4 | C10 | 2.5-V | Adresų autobusas |
| D2 | FSM_A5 | A10 | 2.5-V | Adresų autobusas |
| A2 | FSM_A6 | A9 | 2.5-V | Adresų autobusas |
| C2 | FSM_A7 | C9 | 2.5-V | Adresų autobusas |
| A3 | FSM_A8 | B8 | 2.5-V | Adresų autobusas |
| B3 | FSM_A9 | B7 | 2.5-V | Adresų autobusas |
| C3 | FSM_A10 | A8 | 2.5-V | Adresų autobusas |
| D3 | FSM_A11 | B6 | 2.5-V | Adresų autobusas |
| C4 | FSM_A12 | A6 | 2.5-V | Adresų autobusas |
| A5 | FSM_A13 | C7 | 2.5-V | Adresų autobusas |
| B5 | FSM_A14 | C6 | 2.5-V | Adresų autobusas |
| C5 | FSM_A15 | F13 | 2.5-V | Adresų autobusas |
| D7 | FSM_A16 | E13 | 2.5-V | Adresų autobusas |
| D8 | FSM_A17 | A5 | 2.5-V | Adresų autobusas |
| A7 | FSM_A18 | A4 | 2.5-V | Adresų autobusas |
| B7 | FSM_A19 | J7 | 2.5-V | Adresų autobusas |
| C7 | FSM_A20 | H7 | 2.5-V | Adresų autobusas |
| C8 | FSM_A21 | J9 | 2.5-V | Adresų autobusas |
| A8 | FSM_A22 | H9 | 2.5-V | Adresų autobusas |
| G1 | FSM_A23 | G9 | 2.5-V | Adresų autobusas |
| H8 | FSM_A24 | F8 | 2.5-V | Adresų autobusas |
| B6 | FSM_A25 | E8 | 2.5-V | Adresų autobusas |
| B8 | FSM_A26 | D8 | 2.5-V | Adresų autobusas |
| F2 | FSM_D0 | F16 | 2.5-V | Duomenų magistralė |
| E2 | FSM_D1 | E16 | 2.5-V | Duomenų magistralė |
| G3 | FSM_D2 | M9 | 2.5-V | Duomenų magistralė |
| E4 | FSM_D3 | M8 | 2.5-V | Duomenų magistralė |
| E5 | FSM_D4 | F15 | 2.5-V | Duomenų magistralė |
| G5 | FSM_D5 | E15 | 2.5-V | Duomenų magistralė |
| G6 | FSM_D6 | E12 | 2.5-V | Duomenų magistralė |
2–28 lentelė. „Flash Pin“ priskyrimai, scheminiai signalų pavadinimai ir funkcijos (3 dalis iš 3)
| lenta Nuoroda (U10) | schemiškas Signalas Vardas | Ciklonas V E FPGA PIN numeris | I/O Standartinis | Aprašymas |
| H7 | FSM_D7 | D13 | 2.5-V | Duomenų magistralė |
| E1 | FSM_D8 | J15 | 2.5-V | Duomenų magistralė |
| E3 | FSM_D9 | H15 | 2.5-V | Duomenų magistralė |
| F3 | FSM_D10 | E11 | 2.5-V | Duomenų magistralė |
| F4 | FSM_D11 | D10 | 2.5-V | Duomenų magistralė |
| F5 | FSM_D12 | L10 | 2.5-V | Duomenų magistralė |
| H5 | FSM_D13 | L9 | 2.5-V | Duomenų magistralė |
| G7 | FSM_D14 | G14 | 2.5-V | Duomenų magistralė |
| E7 | FSM_D15 | F14 | 2.5-V | Duomenų magistralė |
Maitinimo šaltinis
Kūrimo plokštę galite įjungti iš nešiojamojo kompiuterio tipo nuolatinės srovės maitinimo įvesties. Įvesties ttage turi būti nuo 14 V iki 20 V, srovė turi būti 4.3 A, o didžiausia vatatage iš 65 W. DC ttagTada e nuleidžiama į įvairius plokštės komponentų naudojamus maitinimo bėgius ir įmontuojama į HSMC jungtis. Įtaisytas daugiakanalis analoginio į skaitmeninį keitiklis (ADC) matuoja kelių konkrečių plokštės bėgių srovę.
Maitinimo paskirstymo sistema
2–9 paveiksle parodyta maitinimo paskirstymo sistema kūrimo plokštėje. Reguliatoriaus neveiksmingumas ir pasidalijimas atsispindi rodomose srovėse, kurios yra konservatyvios absoliučios didžiausios vertės.
2–9 pav. Energijos paskirstymo sistema
Galios matavimas
Yra aštuoni maitinimo šaltinio bėgiai, kuriuose yra įmontuotos srovės jutimo galimybės, naudojant 24 bitų diferencialinius ADC įrenginius. Tikslūs jutimo rezistoriai atskiria ADC įrenginius ir bėgius nuo pirminės maitinimo plokštumos, kad ADC matuotų srovę. SPI magistralė jungia šiuos ADC įrenginius su MAX V CPLD 5M2210 sistemos valdikliu.
2–10 pav. parodyta galios matavimo grandinės blokinė schema.
2-10 pav. Galios matavimo grandinė
2–29 lentelėse išvardyti tiksliniai bėgiai. Scheminio signalo pavadinimo stulpelyje nurodomas matuojamo bėgio pavadinimas, o įrenginio kaiščio stulpelyje nurodomi prie bėgio pritvirtinti įrenginiai.
2–29 lentelė. Galios matavimo bėgiai
| Kanalas | schemiškas Signalas Vardas | ttage (V) | Įrenginys Smeigtukas | Aprašymas |
| 1 | VCC | 1.1 | VCC | FPGA šerdies galia |
| 2 | VCCAUX | 2.5 | VCC_AUX | Pagalbinis |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | PLL analoginė galia |
| VCCPD3B4A, | ||||
| VCCPD5A,
VCCPD5B, VCCPD6A, |
I/O išankstinių tvarkyklių bankai 3B, 4A, 5A, 5B, 6A, 7A ir 8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B, | ||||
| VCCIO6A, VCCIO7A, | VCC I/O bankai 3B, 6A, 7A ir 8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A, VCCIO5B, | VCC I/O bankai 5A ir 5B (LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O bank 4A (DDR3) |
Plokštės komponentų nuoroda
Šiame skyriuje aprašomi Cyclone VE FPGA kūrimo plokštės komponentai, gamybos informacija ir plokštės atitikties pareiškimai.
Lentos komponentai
Lentelėje pateikiamos visų kūrimo plokštės komponentų nuorodos ir gamybos informacija.
3–1 lentelė. Komponento nuoroda ir gamybos informacija
| lenta Nuoroda | Komponentas | Gamintojas | Gamyba Dalies numeris | Gamintojas Websvetainę |
| U1 | FPGA, ciklonas VE F896, 149,500 XNUMX
LE, be švino |
„Altera“ korporacija | 5CEFA7F31I7N | www.altera.com |
| U13 | MAX V CPLD 5M2210 sistema
Valdiklis |
„Altera“ korporacija | 5M2210ZF256I5N | www.altera.com |
| U18 | Didelės spartos USB periferinis valdiklis | Kiparisas | CY7C68013A | www.cypress.com |
| D1-D16, D18-D31, | Žali šviesos diodai | Lumex Inc. | SML-LXT0805GW-TR | www.lumex.com |
| D17 | Raudonas LED | Lumex Inc. | SML-LXT0805IW-TR | www.lumex.com |
| D35 | Mėlynas LED | Lumex Inc. | SML-LX0805USBC-TR | www.lumex.com |
| SW1–SW4 | Keturių padėčių DIP jungikliai | C&K Components/ ITT Industries | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | Paspauskite mygtukus | Panasonic | EVQPAC07K | Www.panasonic.com |
| S5 | Stumdomas jungiklis | E-jungiklis | EG2201A | www.e-switch.com |
| X1 | Programuojamas LVDS laikrodis 125M numatytosios nuostatos | Silicio laboratorijos | 570FAB000973DG | www.silabs.com |
| X3 | 100 MHz kristalinis osciliatorius, ±50 ppm,
CMOS, 2.5 V |
Silicio laboratorijos | 510GBA100M000BAGx | www.silabs.com |
| X2 | 50 MHz kristalinis osciliatorius, ±50 ppm,
CMOS, 2.5 V |
Silicio laboratorijos | 510GBA50M0000BAGx | www.silabs.com |
| J12 | Moteriška kampinė PCB WR-DSUB 9 kontaktų jungtis | Wurth Elektronik | 618009231121 | www.we-online.com |
| U21 | USB-UART tiltas | Silicio laboratorijos | CP2104 | www.silabs.com |
| J14 | 2 × 7 kontaktų LCD lizdų juostelė | Samtec | TSM-107-07-GD | www.samtec.com |
| 2×16 simbolių LCD, 5×8 taškų matrica | Lumex Inc. | LCM-S01602DSR/C | www.lumex.com | |
| U14, U15 | Ethernet PHY BASE-T įrenginiai | Marvell Semiconductor | 88E1111-B2- CAA1C000 | www.marvell.com |
| J8, J9 | RJ-45 jungtys, 10/100/1000 Mbps | Wurth Elektronik | 7499111001A | www.we-online.com |
| J7 | HSMC, pritaikyta QSH-DP šeimos didelės spartos lizdo versija. | Samtec | ASP-122953-01 | www.samtec.com |
| U20 | RS-232 dvigubas siųstuvas-imtuvas | Linijinė technologija | LTC2803-1 | www.linear.com |
3–1 lentelė. Komponento nuoroda ir gamybos informacija
| lenta Nuoroda | Komponentas | Gamintojas | Gamyba Dalies numeris | Gamintojas Websvetainę |
| U12 | 64 Kb EEPROM | Mikroschema | 24AA64 | www.microchip.com |
| J15, J16 | 2 x 8 derinimo antraštės | Samtec | TSM-108-01-L-DV | www.samtec.com |
| U7, U8 | 16M × 16 × 8, 256 MB DDR3 SDRAM | Mikronas | MT41J128M16 | www.micron.com |
| U9 | 16 M × 32 × 8, 512 MB LPDDR2 SDRAM | Mikronas | MT42L128M32 | www.micron.com |
| U11 | 1024K × 18 bitų 18 Mb sinchroninė SRAM | Integrated Silicon Solution, Inc. | IS61VPS102418A- 250TQL | www.issi.com |
| U10 | 512 Mb sinchroninė blykstė | Numonyx | PC28F512P30BF | www.numonyx.com |
| U35 | 16 kanalų diferencialas 24 bitų ADC | Linijinė technologija | LTC2418CGN#PBF | www.linear.com |
Kinijos RoHS atitikties pareiškimas
3–2 lentelėje išvardytos pavojingos medžiagos, įtrauktos į rinkinį.
3–2 lentelė. Pavojingų medžiagų pavadinimo ir koncentracijos pastabų lentelė (1), (2)
|
dalis Vardas |
Švinas (Pb) | kadmis (CD) | Šešiavalentis Chromas (Cr6+) | Merkurijus (Hg) | Polibromintas bifenilai (PBB) | Polibromintas difenilo eteriai (PBDE) |
| Cyclone VE plėtros plokštė | X* | 0 | 0 | 0 | 0 | 0 |
| 15 V maitinimo šaltinis | 0 | 0 | 0 | 0 | 0 | 0 |
| AB tipo USB kabelis | 0 | 0 | 0 | 0 | 0 | 0 |
| Vartotojo vadovas | 0 | 0 | 0 | 0 | 0 | 0 |
3–2 lentelės pastabos:
- 0 rodo, kad pavojingos medžiagos koncentracija visose dalyse esančiose vienarūšėse medžiagose yra mažesnė už atitinkamą SJ/T11363-2006 standarto ribą.
- X* rodo, kad pavojingos medžiagos koncentracija bent vienoje iš visų homogeninių medžiagų dalyse viršija atitinkamą SJ/T11363-2006 standarto ribą, tačiau ES RoHS jai netaikoma.
CE EMI atitikties įspėjimas
Šis kūrimo rinkinys pristatomas pagal atitinkamus standartus, numatytus Direktyvoje 2004/108/EB. Dėl programuojamų loginių įrenginių pobūdžio vartotojas gali modifikuoti rinkinį taip, kad būtų generuojami elektromagnetiniai trukdžiai (EMI), viršijantys šiai įrangai nustatytas ribas. Už bet kokį EMI, atsiradusį dėl pristatytos medžiagos pakeitimų, atsako vartotojas.
Papildoma informacija
Šiame skyriuje pateikiama papildomos informacijos apie dokumentą ir „Altera“.
Valdybos peržiūros istorija
Šioje lentelėje pateikiamos visų Cyclone VE FPGA plėtros plokštės leidimų versijos.
| Paleisti Data | Versija | Aprašymas |
| 2013 m. kovo mėn | Gamybos silicis | ■ Nauja plokštės peržiūra. Naujo įrenginio dalies numeris – 5CEFA7F31I7N.
■ Valdyba išlaikė CE atitikties testą. |
| 2012 m. lapkritis | Inžinerinis silicis | Pradinis išleidimas. |
Dokumento taisymo istorija
Šioje lentelėje pateikiama šio dokumento taisymų istorija.
| Data | Versija | Pakeitimai |
| 2017 m. rugpjūčio mėn | 1.4 | Pataisyta plokštės vieta laikrodžio išvesties SMA jungties įėjimui "Baigtaview iš Cyclone VE FPGA plėtros plokštės funkcijos“ 2–2 psl. |
| 2017 m. sausio mėn | 1.3 | Pataisytas ENETA_RX_DV PIN kodas 2–20 lentelė 2–25 puslapyje. |
|
2015 m. rugsėjo mėn |
1.2 |
■ Pridėta nuoroda į Altera dizaino parduotuvė in Įjungtas „MAX V CPLD 5M2210 sistemos valdiklis“. 2–5 psl.
■ Pataisyta įrenginio etiketė 2–5 pav. 2–15 puslapyje. |
| 2013 m. kovo mėn | 1.1 | ■ Peržiūrėtas FPGA įrenginio dalies numeris, skirtas silicio gamybai.
■ Pridėtas skyrius apie „Įspėjimas dėl CE EMI atitikties“ 3–2 psl. |
| 2012 m. lapkritis | 1.0 | Pradinis išleidimas. |
Tipografinės konvencijos
Šioje lentelėje parodytos šiame dokumente naudojamos tipografijos taisyklės.
| Vizualinis Cue | Reikšmė |
| Pusjuodis šriftas su pradine raide Laiškai | Nurodykite komandų pavadinimus, dialogo langų pavadinimus, dialogo lango parinktis ir kitas GUI etiketes. Pavyzdžiui,ample, Išsaugoti kaip dialogo langas. GUI elementų didžiųjų raidžių rašymas atitinka GUI. |
|
drąsus tipo |
Nurodo katalogų pavadinimus, projektų pavadinimus, disko įrenginių pavadinimus, file vardai, file vardų plėtiniai, programinės įrangos paslaugų pavadinimai ir GUI etiketės. Pavyzdžiui,ample, \qdesigns katalogas, D: vairuoti ir chiptrip.gdf file. |
| Kursyvas su didžiosiomis raidėmis | Nurodykite dokumentų pavadinimus. Pavyzdžiui,ample, Stratix IV Dizainas Gairės. |
Ciklono VE FPGA plėtros valdyba
Nuorodų vadovas
2017 m. rugpjūčio mėn. „Altera Corporation“.
Dokumentai / Ištekliai
 |
ALTERA Cyclone V E FPGA plėtros valdyba [pdf] Naudotojo vadovas Cyclone VE FPGA plėtros valdyba, Cyclone, VE FPGA plėtros valdyba, FPGA plėtros valdyba, plėtros valdyba, valdyba |
