25G Ethernet Intel® FPGA IP laidos pastabos
Vartotojo vadovas
25G Ethernet Intel FPGA IP laidos pastabos („Intel Agilex“ įrenginiai)
Intel® FPGA IP versijos atitinka Intel Quartus® Prime Design Suite programinės įrangos versijas iki v19.1. Pradedant nuo „Intel Quartus Prime Design Suite“ programinės įrangos versijos 19.2, „Intel FPGA IP“ turi naują versijų kūrimo schemą.
Intel FPGA IP versijos (XYZ) numeris gali keistis naudojant kiekvieną Intel Quartus Prime programinės įrangos versiją. Pakeitimas:
- X reiškia esminį TL pataisymą. Jei atnaujinate „Intel Quartus Prime“ programinę įrangą, turite atkurti IP.
- Y reiškia, kad IP yra naujų funkcijų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šias naujas funkcijas.
- Z rodo, kad IP yra nedidelių pakeitimų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šiuos pakeitimus.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
1 lentelė. v1.0.0 2022.09.26
| Intel Quartus Prime versija | Aprašymas | Poveikis |
| 22.3 | Pridėtas „Intel Agilex™ F-tile“ įrenginių šeimos palaikymas. • Palaikoma tik 25G sparta. • 1588 Precision Time Protocol nepalaikomas. |
— |
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
ISO
9001:2015
Registruotas
25G Ethernet Intel FPGA IP laidos pastabos („Intel Stratix 10“ įrenginiai)
Jei konkrečios IP versijos išleidimo pastabos nėra, toje versijoje IP pakeitimų nėra. Norėdami gauti informacijos apie IP naujinimo leidimus iki v18.1, žr. Intel Quartus Prime Design Suite naujinimo laidos pastabas.
Intel FPGA IP versijos atitinka Intel Quartus Prime Design Suite programinės įrangos versijas iki v19.1. Pradedant nuo „Intel Quartus Prime Design Suite“ programinės įrangos versijos 19.2, „Intel“.
FPGA IP turi naują versijų kūrimo schemą.
Intel FPGA IP versijos (XYZ) numeris gali keistis naudojant kiekvieną Intel Quartus Prime programinės įrangos versiją. Pakeitimas:
- X reiškia esminį TL pataisymą. Jei atnaujinate „Intel Quartus Prime“ programinę įrangą, turite atkurti IP.
- Y reiškia, kad IP yra naujų funkcijų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šias naujas funkcijas.
- Z rodo, kad IP yra nedidelių pakeitimų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šiuos pakeitimus.
Susijusi informacija
- „Intel Quartus Prime Design Suite“ naujinimo laidos pastabos
- 25G Ethernet Intel Stratix®10 FPGA IP vartotojo vadovo archyvai
- 25G Ethernet Intel Stratix® 10 FPGA IP dizainas Example User Guide Archives
- 25G Ethernet Intel FPGA IP klaidos žinių bazėje
2.1. 25G Ethernet Intel FPGA IP v19.4.1
2 lentelė. v19.4.1 2020.12.14
| Intel Quartus Prime versija | Aprašymas | Poveikis |
| 20.4 | Ilgio tikrinimo atnaujinimas VLAN rėmeliuose: • Ankstesnėse 25G eterneto Intel FPGA IP versijose per didelio kadro klaida nurodoma, kai įvykdomos šios sąlygos: 1. VLAN a. VLAN aptikimas įjungtas. b. IP perduoda/priima kadrus, kurių ilgis atitinka maksimalų TX/RX kadrų ilgį ir nuo 1 iki 4 oktetų. 2. SVLAN a. SVLAN aptikimas įjungtas. b. IP perduoda/priima kadrus, kurių ilgis atitinka maksimalų TX/RX kadrų ilgį ir nuo 1 iki 8 oktetų. • Šioje versijoje IP atnaujinamas, kad būtų ištaisyta ši problema. |
— |
| Atnaujinta Avalon® atminties susiejimo sąsajos prieiga prie status_* sąsajos, kad būtų išvengta Avalon atminties susiejimo skirtojo laiko nuskaitant neegzistuojančius adresus: • Ankstesnėse 25G Ethernet Intel FPGA IP versijose „Avalon“ atminties susiejimo sąsaja nuskaito neegzistuojančius adresus status_* sąsajoje, patvirtintų status_waitrequest, kol baigsis „Avalon“ atminties susiejimo pagrindinio užklausos laikas. Dabar problema išspręsta, kad nereikėtų laukti, kai pasiekiamas neegzistuojantis adresas. |
— | |
| RS-FEC įgalinti variantai dabar palaiko 100 % pralaidumą. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
3 lentelė. v19.4.0 2019.12.16
| Intel Quartus Prime versija | Aprašymas | Poveikis |
| 19.4 | rx_am_lock elgesio pakeitimas: • Ankstesnėse 25G Ethernet Intel FPGA IP versijose rx_am_lock signalas veikia taip pat kaip rx_block_lock visuose variantuose. • Šioje versijoje IP variantams, kuriuose įgalintas RSFEC, rx_am_lock dabar patvirtina, kai pasiekiamas lygiavimo užraktas. Variantuose, kuriuose neįjungtas RSFEC, rx_am_lock vis tiek veikia taip pat, kaip rx_block_lock. |
Sąsajos signalas, rx_am_lock, veikia kitaip nei ankstesnės versijos, skirtos RSFEC įgalintam variantams. |
| Atnaujintas RX MAC paketo pradžia: • Ankstesnėse versijose RX MAC tikrina tik START simbolį, kad nustatytų paketo pradžią. • Šioje versijoje RX MAC dabar tikrina, ar nėra įeinančių paketų, skirtų rėmelio pradžios skyrikliui (SFD), be START simbolio pagal numatytuosius nustatymus. • Jei įjungtas preambulės perdavimo režimas, MAC tikrina tik simbolį START, kad būtų galima naudoti pasirinktinę preambulę. |
— | |
| Pridėtas naujas registras, kad būtų galima patikrinti preambulę: • RX MAC registruose registrą, kurio poslinkis yra 0x50A [4], galima įrašyti į 1, kad būtų galima patikrinti preambulę. Šis registras yra „nerūpi“, kai įjungtas preambulės perdavimas. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
4 lentelė. v19.3.0 2019.09.30
| Intel Quartus Prime versija | Aprašymas | Poveikis |
| 19.3 | MAC+PCS+PMA variante dabar dinamiškai generuojamas siųstuvo-imtuvo vyniotuvo modulio pavadinimas. Tai apsaugo nuo nepageidaujamo modulio susidūrimo, jei sistemoje naudojami keli IP egzemplioriai. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
5 lentelė. v19.2.0 2019.07.01
| Intel Quartus Prime versija | Aprašymas | Poveikis |
| 19.2 | Dizainas Pvzamp25G Ethernet Intel FPGA IP: • Atnaujinta Intel Stratix® 10 įrenginių tikslinio kūrimo rinkinio parinktis iš Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit į Intel Stratix 10 10 GX Signal Integrity L-Tile (gamyba) Vystymo rinkinys. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
6 lentelė. v19.1 2019 m. balandžio mėn
| Aprašymas | Poveikis |
| Pridėta nauja funkcija – prisitaikantis režimas, skirtas RX PMA adaptacijai: • Pridėtas naujas parametras – įjungti automatinio pritaikymo paleidimą RX PMA CTLE/DFE režimui. |
Šie pakeitimai yra neprivalomi. Jei neatnaujinsite savo IP branduolio, jis neturės šios naujos funkcijos. |
| Parametras „Enable Altera Debug Master Endpoint“ (ADME) pervardytas į „Įgalinti vietinį PHY Debug Master Endpoint“ (NPDME) pagal „Intel“ prekės ženklo keitimą „Intel Quartus Prime Pro Edition“ programinėje įrangoje. „Intel Quartus Prime Standard Edition“ programinė įranga vis dar naudoja „Enable Altera Debug Master Endpoint“ (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
7 lentelė. 18.1 versija 2018 m. rugsėjo mėn
| Aprašymas | Poveikis |
| Pridėta nauja funkcija – pasirenkamasis PMA: • Pridėtas naujas parametras – pagrindiniai variantai. |
Šie pakeitimai yra neprivalomi. Jei neatnaujinsite savo IP branduolio, jis neturės šių naujų funkcijų. |
| • Pridėtas naujas 1588 tiksliojo laiko protokolo sąsajos signalas – latency_sclk. | |
| Dizainas Pvzamp25G Ethernet Intel FPGA IP: Tikslinė Intel Stratix 10 įrenginių kūrimo rinkinio parinktis pervadinta iš Stratix 10 GX FPGA plėtros rinkinio į Stratix 10 L-Tile GX siųstuvo imtuvo signalo vientisumo kūrimo rinkinį. |
— |
Susijusi informacija
- 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas
- 25G Ethernet Intel Stratix 10 FPGA IP dizainas Example Vartotojo vadovas
- Klaidos 25G Ethernet IP branduoliui žinių bazėje
2.7. 25G Ethernet Intel FPGA IP v18.0
8 lentelė. 18.0 versija 2018 m. gegužės mėn
| Aprašymas | Poveikis |
| Pradinis „Intel Stratix 10“ įrenginių leidimas. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovo archyvai
IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą.
Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.
| Intel Quartus Prime versija | IP pagrindinė versija | Vartotojo vadovas |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP vartotojo vadovas |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP dizainas Example User Guide Archives
IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą.
Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.
| Intel Quartus Prime versija | IP pagrindinė versija | Vartotojo vadovas |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP dizainas Example Vartotojo vadovas |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP dizainas Example Vartotojo vadovas |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP dizainas Example Vartotojo vadovas |
25G Ethernet Intel FPGA IP laidos pastabos (Intel Arria 10 įrenginiai)
Jei konkrečios IP versijos išleidimo pastabos nėra, toje versijoje IP pakeitimų nėra. Norėdami gauti informacijos apie IP naujinimo leidimus iki v18.1, žr. Intel Quartus Prime Design Suite naujinimo laidos pastabas.
Intel FPGA IP versijos atitinka Intel Quartus Prime Design Suite programinės įrangos versijas iki v19.1. Pradedant nuo „Intel Quartus Prime Design Suite“ programinės įrangos versijos 19.2, „Intel FPGA IP“ turi naują versijų kūrimo schemą.
Intel FPGA IP versijos (XYZ) numeris gali keistis naudojant kiekvieną Intel Quartus Prime programinės įrangos versiją. Pakeitimas:
- X reiškia esminį TL pataisymą. Jei atnaujinate „Intel Quartus Prime“ programinę įrangą, turite atkurti IP.
- Y reiškia, kad IP yra naujų funkcijų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šias naujas funkcijas.
- Z rodo, kad IP yra nedidelių pakeitimų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šiuos pakeitimus.
Susijusi informacija
- „Intel Quartus Prime Design Suite“ naujinimo laidos pastabos
- 25G Ethernet Intel Arria® 10 FPGA IP vartotojo vadovas
- 25G Ethernet Intel Arria® 10 FPGA IP dizainas Example Vartotojo vadovas
- 25G Ethernet Intel FPGA IP klaidos žinių bazėje
3.1. 25G Ethernet Intel FPGA IP v19.4.1
9 lentelė. v19.4.1 2020.12.14
| Intel Quartus Pirminė versija | Aprašymas | Poveikis |
| 20.4 | Ilgio tikrinimo atnaujinimas VLAN rėmeliuose: • Ankstesnėse 25G eterneto Intel FPGA IP versijose per didelio kadro klaida nurodoma, kai įvykdomos šios sąlygos: 1. VLAN a. VLAN aptikimas įjungtas. b. IP perduoda/priima kadrus, kurių ilgis atitinka maksimalų TX/RX kadrų ilgį ir nuo 1 iki 4 oktetų. 2. SVLAN a. SVLAN aptikimas įjungtas. b. IP perduoda/priima kadrus, kurių ilgis atitinka maksimalų TX/RX kadrų ilgį ir nuo 1 iki 8 oktetų. • Šioje versijoje IP atnaujinamas, kad būtų ištaisyta ši problema. |
— |
| Atnaujinta „Avalon“ atminties susiejimo sąsajos prieiga prie status_* sąsajos, kad būtų išvengta „Avalon“ atminties susiejimo skirtojo laiko nuskaitant neegzistuojančius adresus: • IP atnaujinamas, kad būtų panaikintas laukimo prašymas, kai status_* sąsajoje pasiekiamas neegzistuojantis adresas. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
10 lentelė. v19.4.0 2019.12.16
| Intel Quartus Prime versija | Aprašymas | Poveikis |
| 19.4 | rx_am_lock elgesio pakeitimas: • Ankstesnėse 25G Ethernet Intel FPGA IP versijose rx_am_lock signalas veikia taip pat kaip rx_block_lock visuose variantuose. • Šioje versijoje IP variantams, kuriuose įgalintas RSFEC, rx_am_lock dabar patvirtina, kai pasiekiamas lygiavimo užraktas. Variantuose, kuriuose neįjungtas RSFEC, rx_am_lock vis tiek veikia taip pat, kaip rx_block_lock. |
Sąsajos signalas, rx_am_lock, veikia kitaip nei ankstesnės versijos, skirtos RSFEC įgalintam variantams. |
| Atnaujintas RX MAC paketo pradžia: • Ankstesnėse versijose RX MAC tikrina tik START simbolį, kad nustatytų paketo pradžią. • Šioje versijoje RX MAC dabar tikrina, ar nėra įeinančių paketų, skirtų rėmelio pradžios skyrikliui (SFD), be START simbolio pagal numatytuosius nustatymus. • Jei įjungtas preambulės perdavimo režimas, MAC tikrina tik simbolį START, kad būtų galima naudoti pasirinktinę preambulę. |
— | |
| Pridėtas naujas registras, kad būtų galima patikrinti preambulę: • RX MAC registruose registrą, kurio poslinkis yra 0x50A [4], galima įrašyti į 1, kad būtų galima patikrinti preambulę. Šis registras yra „nerūpi“, kai įjungtas preambulės perdavimas. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
11 lentelė. v19.1 2019 m. balandžio mėn
| Aprašymas | Poveikis |
| Parametras „Enable Altera Debug Master Endpoint“ (ADME) pervardytas į „Įgalinti vietinį PHY Debug Master Endpoint“ (NPDME) pagal „Intel“ prekės ženklo keitimą „Intel Quartus Prime Pro Edition“ programinėje įrangoje. „Intel Quartus Prime Standard Edition“ programinė įranga vis dar naudoja „Enable Altera Debug Master Endpoint“ (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
12 lentelė. 17.0 versija 2017 m. gegužės mėn
| Aprašymas | Poveikis |
| Pridėta šešėlių funkcija statistikos registrams skaityti. • TX statistikos registruose CLEAR_TX_STATS registras, esantis poslinkyje 0x845, pakeistas nauju CNTR_TX_CONFIG registru. Naujasis registras prideda šešėlio užklausą ir pariteto klaidos išvalymo bitą, kuris išvalo visus TX statistikos registrus. Pridėtas naujas CNTR_RX_STATUS registras, esantis poslinkyje 0x846, kuriame yra pariteto klaidos bitas ir šešėlio užklausos būsenos bitas. • RX statistikos registruose CLEAR_RX_STATS registras, esantis poslinkyje 0x945, buvo pakeistas nauju CNTR_RX_CONFIG registru. Naujasis registras bitui prideda šešėlio užklausą ir pariteto klaidos išvalymo bitą. kuri išvalo visus TX statistikos registrus. Pridėtas naujas CNTR_TX_STATUS registras su poslinkiu 0x946, įskaitant pariteto klaidos bitas ir šešėlio užklausos būsenos bitas. |
Naujoji funkcija palaiko didesnį statistikos skaitiklio nuskaitymo patikimumą. Norėdami nuskaityti statistikos skaitiklį, pirmiausia nustatykite šešėlio užklausos bitą tam registrų rinkiniui (RX arba TX), o tada skaitykite iš registro momentinės nuotraukos. Nuskaitomos reikšmės nustoja didėti, kol veikia šešėlinė funkcija, tačiau pagrindiniai skaitikliai toliau didėja. Iš naujo nustatę užklausą, skaitikliai atnaujins sukauptas vertes. Be to, nauji registro laukai apima parityerror statusą ir aiškius bitus. |
| Pakeistas RS-FEC lygiavimo žymeklio formatas, kad atitiktų dabar užbaigtą IEEE 108by 802.3 skirsnį specifikacija. Anksčiau RS-FEC funkcija atitiko 25G/50G konsorciumo 3 tvarkaraštį, prieš IEEE specifikacijos užbaigimas. |
RX RS-FEC dabar aptinka ir užfiksuoja senus ir naujus lygiavimo žymeklius, tačiau TX RS-FEC generuoja tik naują IEEE lygiavimo žymeklio formatą. |
Susijusi informacija
- 25G Ethernet IP Core vartotojo vadovas
- Klaidos 25G Ethernet IP branduoliui žinių bazėje
3.5. 25G Ethernet IP Core v16.1
13 lentelė. 16.1 versija 2016 m. spalio mėn
| Aprašymas | Poveikis |
| Pradinis leidimas Intel FPGA IP bibliotekoje. | — |
Susijusi informacija
- 25G Ethernet IP Core vartotojo vadovas
- Klaidos 25G Ethernet IP branduoliui žinių bazėje
3.6. 25G Ethernet Intel Arria® 10 FPGA IP vartotojo vadovo archyvas
IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą.
Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.
| Intel Quartus Prime versija | IP versija | Vartotojo vadovas |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP vartotojo vadovas |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP vartotojo vadovas |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP vartotojo vadovas |
3.7. 25G Ethernet Intel Arria 10 FPGA IP dizainas Example Vartotojas Vadovų archyvai
IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą.
Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.
| Intel Quartus Prime versija | IP pagrindinė versija | Vartotojo vadovas |
| 16.1 | 16.1 | 25G Ethernet dizainas Pvzample Vartotojo vadovas |
25G Ethernet Intel® FPGA IP laidos pastabos
Internetinė versija
Siųsti Atsiliepimus
ID: 683067
Versija: 2022.09.26
Dokumentai / Ištekliai
 |
Intel 25G Ethernet Intel FPGA IP [pdfVartotojo vadovas 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |