Intel 4G Turbo-V FPGA IP
Apie 4G Turbo-V Intel® FPGA IP
Į priekį nukreiptų klaidų taisymo (FEC) kanalų kodai paprastai pagerina belaidžio ryšio sistemų energijos vartojimo efektyvumą. Turbo kodai tinka 3G ir 4G mobiliesiems ryšiams (pvz., UMTS ir LTE) ir palydoviniam ryšiui. Turbo kodus galite naudoti kitose programose, kurioms reikalingas patikimas informacijos perdavimas per pralaidumo arba delsos ribojamus ryšio ryšius, kai yra duomenis gadinantis triukšmas. 4G Turbo-V Intel® FPGA IP apima vRAN žemyn ir aukštyn nukreiptą greitintuvą ir Turbo Intel FPGA IP. Žemyninės nuorodos greitintuvas prideda duomenų pertekliaus pariteto informacijos forma. Uplink greitintuvas išnaudoja dubliavimą, kad ištaisytų pagrįstą kanalo klaidų skaičių.
Susijusi informacija
- Turbo Intel FPGA IP vartotojo vadovas
- 3GPP TS 36.212 versija 15.2.1, 15 leidimas
4G Turbo-V Intel FPGA IP funkcijos
Žemyninės nuorodos greitintuvas apima:
- Kodo bloko ciklinio atleidimo kodo (CRC) priedas
- Turbo kodavimo įrenginys
- Turbo greičio matuoklis su:
- Subblokų interleaver
- Antgalių kolektorius
- Bitų parinkiklis
- Šiek tiek genėjimas
Uplink greitintuvas apima:
- Subblokų deinterleaver
- Turbo dekoderis su CRC patikra
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
4G Turbo-V Intel FPGA IP įrenginių šeimos palaikymas
Intel siūlo šiuos įrenginių palaikymo lygius Intel FPGA IP:
- Išankstinis palaikymas – šios įrenginių šeimos IP galima modeliuoti ir kompiliuoti. FPGA programavimas file (.pof) palaikymas nepasiekiamas Quartus Prime Pro Stratix 10 Edition Beta programinei įrangai, todėl IP laiko uždarymas negali būti garantuotas. Laiko nustatymo modeliai apima pradinius inžinerinius vėlavimų įvertinimus, pagrįstus ankstyva informacija po išdėstymo. Laiko nustatymo modeliai gali keistis, nes silicio bandymai pagerina tikrojo silicio ir laiko modelių koreliaciją. Šį IP branduolį galite naudoti sistemos architektūros ir išteklių panaudojimo tyrimams, modeliavimui, išvesties, sistemos delsos vertinimams, pagrindiniams laiko vertinimams (konfigūracijos biudžeto sudarymui) ir I/O perdavimo strategijai (duomenų kelio plotis, serijos gylis, I/O standartų kompromisai). ).
- Preliminarus palaikymas – „Intel“ patikrina IP branduolį naudodama preliminarius šios įrenginių šeimos laiko modelius. IP branduolys atitinka visus funkcinius reikalavimus, tačiau vis tiek gali būti atliekama įrenginių šeimos laiko analizė. Gamybos projektuose galite jį naudoti atsargiai.
- Galutinis palaikymas – „Intel“ patikrina IP su galutiniais šios įrenginių šeimos laiko modeliais. IP atitinka visus įrenginio šeimos funkcinius ir laiko reikalavimus. Galite naudoti jį gamybos projektuose.
4G Turbo-V IP įrenginių šeimos palaikymas
| Įrenginių šeima | Palaikymas |
| Intel Agilex™ | Išankstinis |
| Intel Arria® 10 | Galutinis |
| Intel Stratix® 10 | Išankstinis |
| Kitos įrenginių šeimos | Jokios paramos |
4G Turbo-V Intel FPGA IP išleidimo informacija
Intel FPGA IP versijos atitinka Intel Quartus® Prime Design Suite programinės įrangos versijas iki v19.1. Pradedant nuo „Intel Quartus Prime Design Suite“ programinės įrangos versijos 19.2, „Intel FPGA IP“ turi naują versijų kūrimo schemą. Intel FPGA IP versijos (XYZ) numeris gali keistis naudojant kiekvieną Intel Quartus Prime programinės įrangos versiją. Pakeitimas:
- X reiškia esminį TL pataisymą. Jei atnaujinate „Intel Quartus Prime“ programinę įrangą, turite atkurti IP.
- Y reiškia, kad IP yra naujų funkcijų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šias naujas funkcijas.
- Z rodo, kad IP yra nedidelių pakeitimų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šiuos pakeitimus.
4G Turbo-V IP išleidimo informacija
| Prekė | Aprašymas |
| Versija | 1.0.0 |
| Išleidimo data | 2020 m. balandžio mėn |
4G Turbo-V našumas ir išteklių naudojimas
„Intel“ sugeneravo išteklių panaudojimą ir našumą, sudarydama dizainą su „Intel Quartus Prime“ programine įranga v19.1. Naudokite šiuos apytikslius rezultatus tik ankstyvam FPGA išteklių (pvz., adaptyviųjų logikos modulių (ALM)) įvertinimui, kurių reikia projektui. Tikslinis dažnis yra 300 MHz.
„Intel Arria 10“ įrenginių „Downlink Accelerator“ išteklių naudojimas ir maksimalus dažnis
| Modulis | fMAX (MHz) | ALM | ALUTai | Registrai | Atmintis (bitai) | RAM blokai (M20K) | DSP blokai |
| Žemyninės nuorodos greitintuvas | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC priedas | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo kodavimo įrenginys | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Kainos atitikmuo | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Subblokų interleaver | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Antgalių kolektorius | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Antgalių parinkiklis ir genėjimas | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
„Intel Arria 10“ įrenginių „uplink Accelerator“ išteklių naudojimas ir didžiausias dažnis
| Modulis | fMAX (MHz) | ALM | Registrai | Atmintis (bitai) | RAM blokai (M20K) | DSP blokai |
| Uplink greitintuvas | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Subblokų deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo dekoderis | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Projektavimas naudojant 4G Turbo-V Intel FPGA IP
4G Turbo-V IP katalogo struktūra
Turite rankiniu būdu įdiegti IP iš IP diegimo programos.
Diegimo katalogo struktūra
4G Turbo-V IP generavimas
Galite sugeneruoti žemyn arba aukštyn nuorodų greitintuvą. Uplink greitintuvui pakeiskite dl į ul kataloge arba file vardai.
- Atidarykite „Intel Quartus Prime Pro“ programinę įrangą.
- Pasirinkite File ➤ Naujo projekto vedlys.
- Spustelėkite Kitas.
- Įveskite projekto pavadinimą dl_fec_wrapper_top ir įveskite projekto vietą.
- Pasirinkite Arria 10 įrenginį.
- Spustelėkite Baigti.
- Atidarykite dl_fec_wrapper_top.qpf file pasiekiamas projekto kataloge Pasirodo projekto vedlys.
- Skirtuke Platformos dizaineris:
- Sukurkite dl_fec_wrapper_top.ip file naudojant aparatinę įrangą tcl file.
- Spustelėkite Generuoti HDL, kad sukurtumėte dizainą files.
- Skirtuke Generuoti spustelėkite Sukurti bandymo stendo sistemą.
- Spustelėkite Pridėti viską, kad pridėtumėte sintezę files į projektą. The files yra src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Nustatyti dl_fec_wrapper_top.v file kaip aukščiausio lygio subjektas.
- Norėdami sudaryti šį projektą, spustelėkite Pradėti kompiliavimą.
4G Turbo-V IP modeliavimas
Ši užduotis skirta imituoti žemyn nukreipto ryšio greitintuvą. Norėdami imituoti uplink greitintuvą, pakeiskite dl į ul kiekviename kataloge arba file pavadinimas.
- Atidarykite ModelSim 10.6d FPGA Edition simuliatorių.
- Pakeiskite katalogą į src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Pakeiskite QUARTUS_INSTALL_DIR į savo Intel Quartus Prime katalogą msim_setup.tcl file, kuris yra \sim\mentor kataloge
- Įveskite komandą do load_sim.tcl nuorašo lange. Ši komanda sukuria biblioteką files ir kompiliuoja bei imituoja šaltinį files msim_setup.tcl file. Bandymo vektoriai yra filename_update.sv \sim kataloge.
The filepavadinimo atnaujinimas File Struktūra
- Atitinkamas testo vektorius files yra sim\mentor\test_vectors
- Log.txt yra kiekvieno bandomojo paketo rezultatas.
- Žemyninės nuorodos greitintuvui encoder_pass_file.txt yra kiekvieno bandomųjų paketų indekso ir kodavimo priemonės patvirtinimo ataskaitafile_error.txt yra kiekvieno bandomųjų paketų indekso nesėkmės ataskaita.
- Uplink greitintuvui Error_file.txt yra kiekvieno bandomųjų paketų indekso nesėkmės ataskaita.
4G Turbo-V Intel FPGA IP funkcinis aprašymas
4G Turbo-V Intel FPGA IP susideda iš žemyn nukreipto ir aukštyn siunčiamo ryšio greitintuvo.
- 4G Turbo-V architektūra 9 puslapyje
- 4G Turbo-V signalai ir sąsajos 11 puslapyje
- 4G Turbo-V laiko diagramos 15 puslapyje
- 4G Turbo-V delsa ir pralaidumas 18 puslapyje
4G Turbo-V architektūra
4G Turbo-V Intel FPGA IP susideda iš žemyn nukreipto ir aukštyn siunčiamo ryšio greitintuvo.
4G „Downlink“ greitintuvas
4G Turbo žemyn nukreipto ryšio greitintuvą sudaro kodo bloko CRC prijungimo blokas ir Turbo kodavimo įrenginys (Intel Turbo FPGA IP) ir greičio suderintuvas. Įvesties duomenys yra 8 bitų pločio, o išvesties duomenys yra 24 bitų pločio. Normos atitiktį sudaro trys subblokų perjungikliai, bitų parinkiklis ir bitų rinktuvas.
4G žemyn nukreipto ryšio greitintuvas įgyvendina kodo bloko CRC priedą su 8 bitų lygiagrečiu CRC skaičiavimo algoritmu. CRC priedų bloko įvestis yra 8 bitų pločio. Įprastu režimu CRC bloko įėjimų skaičius yra k-24, kur k yra bloko dydis, pagrįstas dydžio indeksu. Papildoma 24 bitų CRC seka pridedama prie gaunamo kodo duomenų bloko CRC priedų bloke ir perduodama į Turbo kodavimo įrenginį. CRC apėjimo režimu įėjimų skaičius yra k dydžio 8 bitų pločio, perduodamų į Turbo kodavimo bloką.
Turbo kodavimo įrenginys naudoja lygiagrečiai sujungtą konvoliucinį kodą. Konvoliucinis kodavimo įrenginys užkoduoja informacijos seką, o kitas konvoliucinis kodavimo įrenginys užkoduoja informacijos sekos supintą versiją. Turbo kodavimo įtaisas turi du 8 būsenų sudedamųjų konvoliucinių kodavimo įrenginius ir vieną Turbo kodo vidinį interleaverį. Daugiau informacijos apie Turbo kodavimo įrenginį rasite Turbo IP Core vartotojo vadove. Greitis suderina bitų skaičių transportavimo bloke su bitų skaičiumi, kurį IP perduoda tame paskirstyme. Normos atitikmens įvestis ir išvestis yra 24 bitai. IP apibrėžia kiekvieno kodo bloko Turbo koduotų perdavimo kanalų greičio atitikimą. Normos suderintuvą sudaro: subblokų perjungiklis, bitų rinktuvas ir bitų parinkiklis. Žemyninės nuorodos greitintuvas nustato subbloką, susietą kiekvienam Turbo kodavimo išvesties srautui. Srautai apima pranešimų bitų srautą, 1 lygybės bitų srautą ir 2 lygybės bitų srautą. Interleaved subbloko įvestis ir išvestis yra 24 bitų pločio. Bitų kolektorius sujungia srautus, gaunamus iš subblokų interleaver. Šiame bloke yra buferiai, kuriuose saugoma:
- Pranešimai ir užpildas, įgalinantis bitus iš antrinio bloko, persipynęs.
- Subblokas persipynė pariteto bitai ir atitinkami jų užpildymo bitai.
Bitų kolektorius
4G kanalo uplink greitintuvas
4G Turbo uplink greitintuvą sudaro subblokų dekoderis ir turbo dekoderis (Intel Turbo FPGA IP).
Deinterleaver susideda iš trijų blokų, kuriuose pirmieji du blokai yra simetriški, o trečiasis blokas yra skirtingas.
Pasirengimo signalo delsa yra 0.
Deinterleaver
Jei įjungiate antrinio bloko deinterleaver apėjimo režimą, IP nuskaito duomenis, kai įrašo duomenis į atminties blokus nuosekliose vietose. IP nuskaito duomenis tada, kai rašo duomenis be jokio įterpimo. Įvesties duomenų į subblokų deinterleaver skaičius yra K_π apėjimo režimu, o išvesties duomenų ilgis yra k dydžio (k yra kodo bloko dydis, pagrįstas cb_size_index reikšme). Subbloko deinterleaver išvesties duomenų delsa priklauso nuo įvesties bloko dydžio K_π. IP nuskaito duomenis tik tada, kai įrašote įvesties duomenų K_π kodo bloko dydį. Taigi išvesties delsa taip pat apima rašymo laiką. Poblokinio interleaver išvesties duomenų delsa yra K_π+17. Turbo dekoderis apskaičiuoja greičiausiai perduodamą seką, remdamasis sampmažiau, kad ji gauna. Išsamų paaiškinimą rasite Turbo Core IP vartotojo vadove. Klaidų taisymo kodų dekodavimas yra skirtingų konvoliucinių kodų tikimybių palyginimas. Turbo dekoderis susideda iš dviejų vieno minkšto įėjimo minkšto išėjimo (SISO) dekoderių, kurie veikia nuolat. Pirmojo (viršutinio dekoderio) išvestis įvedama į antrąjį, kad būtų sudaryta Turbo dekodavimo iteracija. Interleaver ir deinterleaver blokuoja duomenų pertvarkymą šiame procese.
Susijusi informacija
Turbo IP Core vartotojo vadovas
4G Turbo-V signalai ir sąsajos
„Downlink Accelerator“.
Žemyninės nuorodos greitintuvo signalai
| Signalo pavadinimas | Kryptis | Bitų plotis | Aprašymas |
| clk | Įvestis | 1 | 300 MHz laikrodžio įvestis. Visi Turbo-V IP sąsajos signalai yra sinchroniški su šiuo laikrodžiu. |
| atstatyti_n | Įvestis | 1 | Iš naujo nustato viso IP vidinę logiką. |
| kriauklė_galioja | Įvestis | 1 | Teigiama, kai duomenys sink_data galioja. Kai nepatvirtinama sink_valid, IP sustabdo apdorojimą, kol bus pakartotinai patvirtintas sink_valid. |
| sink_duomenys | Įvestis | 8 | Paprastai perkeliama didžioji dalis informacijos. |
| kriauklė_sop | Įvestis | 1 | Nurodo gaunamo paketo pradžią |
| sink_eop | Įvestis | 1 | Nurodo gaunamo paketo pabaigą |
| kriauklė_paruošta | Išvestis | 1 | Nurodo, kada IP gali priimti duomenis |
| Sink_error | Įvestis | 2 | Dviejų bitų kaukė, skirta nurodyti klaidas, turinčias įtakos duomenims, perduodamiems dabartiniame cikle. |
| Crc_enable | Įvestis | 1 | Įjungia CRC bloką |
| Cb_dydžio_indeksas | Įvestis | 8 | Įvesties kodo bloko dydis K |
| sink_rm_out_size | Įvestis | 20 | Normos atitikmens išvesties bloko dydis, atitinkantis E. |
| sink_code_blocks | Įvestis | 15 | Minkštas buferio dydis dabartiniam kodo blokui Ncb |
| sink_rv_idx | Įvestis | 2 | Atleidimo versijos indeksas (0,1,2, 3, XNUMX arba XNUMX) |
| sink_rm_bypass | Įvestis | 1 | Įgalina apėjimo režimą įkainio atitiktyje |
| sink_užpildymo_bitai | Įvestis | 6 | Užpildymo bitų skaičius, kurį IP įterpia į siųstuvą, kai IP atlieka kodo bloko segmentavimą. |
| šaltinis_galiojantis | Išvestis | 1 | Tvirtina IP, kai išvestini tinkami duomenys. |
| tęsėsi… | |||
| Signalo pavadinimas | Kryptis | Bitų plotis | Aprašymas |
| šaltinio_duomenys | Išvestis | 24 | Perkelia didžiąją dalį perduodamos informacijos. Šią informaciją galima rasti ten, kur teigiama. |
| šaltinis_sop | Išvestis | 1 | Nurodo paketo pradžią. |
| šaltinis_eop | Išvestis | 1 | Nurodo paketo pabaigą. |
| šaltinis_paruoštas | Įvestis | 1 | Duomenų priėmimas galioja ten, kur patvirtinamas parengties signalas. |
| šaltinis_klaida | Išvestis | 2 | Klaidos signalas, sklindantis iš Turbo Encoder, nurodantis Avalon-ST protokolo pažeidimus šaltinio pusėje
• 00: nėra klaidų • 01: trūksta paketo pradžios • 10: trūksta paketo galo • 11: netikėta paketo pabaiga Kitų tipų klaidos taip pat gali būti pažymėtos kaip 11. |
| Šaltinis_blk_dydis | Išvestis | 13 | Išvesties kodo bloko dydis K |
Uplink Accelerator sąsajos
Uplink Accelerator signalai
| Signalas | Kryptis | Bitų plotis | Aprašymas |
| clk | Įvestis | 1 | 300 MHz laikrodžio įvestis. Visi Turbo-V IP sąsajos signalai yra sinchroniški su šiuo laikrodžiu. |
| atstatyti_n | Įvestis | 1 | Įvesties laikrodžio signalo atstatymas |
| kriauklė_galioja | Įvestis | 1 | Galioja „Avalon“ srautinio perdavimo įvestis |
| sink_duomenys | Įvestis | 24 | „Avalon“ srautinio perdavimo įvesties duomenys |
| kriauklė_sop | Įvestis | 1 | „Avalon“ srautinio perdavimo įvesties paketo pradžia |
| sink_eop | Įvestis | 1 | Avalon srautinio perdavimo įvesties paketo pabaiga |
| tęsėsi… | |||
| Signalas | Kryptis | Bitų plotis | Aprašymas |
| kriauklė_paruošta | Įvestis | 1 | Paruošta „Avalon“ srautinio perdavimo įvestis |
| conf_valid | Įvestis | 1 | Įvesties konfigūracijos kanalas galioja |
| cb_size_index | Įvestis | 8 | Bloko dydžio iteracijos indeksas |
| max_iteracija | Įvestis | 5 | Maksimali iteracija |
| rm_bypass | Įvestis | 1 | Įjungia apėjimo režimą |
| sel_CRC24A | Įvestis | 1 | Nurodo CRC tipą, kurio jums reikia dabartiniam duomenų blokui:
• 0: CRC24A • 1: CRC24B |
| conf_ready | Įvestis | 1 | Įvesties konfigūracijos kanalas paruoštas |
| šaltinis_galiojantis | Išvestis | 1 | „Avalon“ srautinio perdavimo išvestis galioja |
| šaltinio_duomenys | Išvestis | 16 | „Avalon“ srautinio perdavimo išvesties duomenys |
| šaltinis_sop | Išvestis | 1 | „Avalon“ srautinio perdavimo išvesties paketo pradžia |
| šaltinis_eop | Išvestis | 1 | „Avalon“ srautinio perdavimo išvesties paketo pabaiga |
| šaltinis_klaida | Išvestis | 2 | Klaidos signalas, rodantis „Avalon“ srautinio perdavimo protokolo pažeidimus šaltinio pusėje:
• 00: nėra klaidų • 01: trūksta paketo pradžios • 10: trūksta paketo galo • 11: netikėta paketo pabaiga Kitų tipų klaidos taip pat gali būti pažymėtos kaip 11. |
| šaltinis_paruoštas | Išvestis | 1 | Paruošta „Avalon“ srautinio perdavimo išvestis |
| CRC_type | Išvestis | 1 | Nurodo CRC tipą, kuris buvo naudojamas dabartiniam duomenų blokui:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Išvestis | 13 | Nurodo išeinančio bloko dydį |
| CRC_pass | Išvestis | 1 | Nurodo, ar CRC buvo sėkmingas:
• 0: nepavyko • 1: išlaikyti |
| šaltinis_iter | Išvestis | 5 | Rodo pusės iteracijų, po kurių Turbo dekoderis nustoja apdoroti dabartinį duomenų bloką, skaičių. |
Avalon srautinio perdavimo sąsajos DSP Intel FPGA IP
„Avalon“ srautinio perdavimo sąsajos apibrėžia standartinį, lankstų ir modulinį duomenų perdavimo iš šaltinio sąsajos į kriauklės sąsają protokolą. Įvesties sąsaja yra „Avalon“ srautinio perdavimo kriauklė, o išvesties sąsaja yra „Avalon“ srautinio perdavimo šaltinis. „Avalon“ srautinio perdavimo sąsaja palaiko paketų perkėlimą, kai paketai perkeliami į kelis kanalus. „Avalon“ srautinio perdavimo sąsajos signalai gali apibūdinti tradicines srautinio perdavimo sąsajas, palaikančias vieną duomenų srautą, nežinant kanalų ar paketų ribų. Tokiose sąsajose paprastai yra duomenų, parengtų ir galiojančių signalų. „Avalon“ srautinio perdavimo sąsajos taip pat gali palaikyti sudėtingesnius serijų ir paketų perdavimo protokolus, kai paketai perkeliami į kelis kanalus. „Avalon“ srautinio perdavimo sąsaja iš prigimties sinchronizuoja kelių kanalų dizainą, o tai leidžia pasiekti efektyvų, laiko multipleksuotą įgyvendinimą, neįdiegiant sudėtingos valdymo logikos. „Avalon“ srautinio perdavimo sąsajos palaiko priešslėgį, kuris yra srauto valdymo mechanizmas, kai kriauklė gali signalizuoti šaltiniui sustabdyti duomenų siuntimą. Kriauklė paprastai naudoja priešslėgį, kad sustabdytų duomenų srautą, kai FIFO buferiai yra pilni arba kai jo išvestis yra perkrauta.
Susijusi informacija
Avalon sąsajos specifikacijos
4G Turbo-V laiko diagramos
Rašymo logikos su 40 kodo bloku laiko schema
IP:
- Įdeda nulinius 20 bitų į 0–19 stulpelius ir įrašo duomenų bitus iš 20 stulpelio.
- Į atmintį įrašo visus 44 bitus per 6 laikrodžio ciklus.
- Įrašo grotelių užbaigimo bitus į 28–31 stulpelius.
- Prieaugiais rašomas kiekvienos eilutės adresas.
- Generuoja rašymo įjungimo signalą 8 atskiroms RAM vienu metu.
IP neįrašo užpildo bitų į RAM. Vietoj to, IP palieka filtro bitų vietos laikiklį RAM ir įterpia NULL bitus į išvestį skaitymo proceso metu. Pirmasis rašymas prasideda nuo 20 stulpelio.
Skaitymo logikos su 40 kodo bloku laiko diagrama
Kiekvienam skaitymui viename laikrodžio cikle matote 8 bitus, tačiau galioja tik du bitai. IP įrašo šiuos du bitus į pamainų registrą. Kai IP sudaro 8 bitus, jis siunčia juos į išvesties sąsają.
Rašymo logikos su 6144 kodo bloku laiko schema
Užpildo bitai yra nuo 0 iki 27 stulpelio, o duomenų bitai yra iš 28 stulpelio. IP:
- Į atmintį įrašo visus 6,148 bitus per 769 laikrodžio ciklus.
- Įrašo grotelių užbaigimo bitus į 28–31 stulpelius.
- Prieaugiais rašomas kiekvienos eilutės adresas.
- Sugeneruoja rašymo įjungimo signalą, generuojamą 8 atskiroms RAM vienu metu.
IP neįrašo užpildo bitų į RAM. Vietoj to IP palieka filtro bitų vietos laikiklį RAM ir įterpia NULL bitus į išvestį skaitymo proceso metu. Pirmasis rašymas prasideda nuo 28 stulpelio.
Skaitymo logikos su 6144 kodo bloku laiko diagrama
Skaitymo pusėje kiekvienas skaitymas suteikia 8 bitus. Skaitant 193 eilutę IP nuskaitė 8 bitus, bet galioja tik vienas bitas. IP sudaro aštuonis bitus su poslinkių registrais ir išsiunčia juos skaitydamas iš kito stulpelio.
Įvesties laiko diagrama
Išvesties laiko schema
4G Turbo-V delsa ir pralaidumas
Vėlavimas matuojamas tarp įvesties pirmojo paketo SOP iki išvesties pirmojo paketo SOP. Apdorojimo laikas matuojamas tarp įvesties pirmojo paketo SOP iki paskutinio paketo EOP išvesties.
Žemyninės nuorodos greitintuvas
Pralaidumas yra greitis, kuriuo IP gali perpumpuoti įvestį į žemyn nukreiptą greitintuvą, kai jis yra paruoštas.
Žemyninės nuorodos spartintuvo delsa, apdorojimo laikas ir pralaidumas
Maksimalus K dydis yra 6,144 11,522 ir E dydis 13 300. Apdorojimo laikas išmatuotas XNUMX kodų blokų. Laikrodžio dažnis yra XNUMX MHz.
| K | E | Latencija | Apdorojimo laikas | Įvesties pralaidumas | ||
| (ciklai) | (mus) | (ciklai) | (mus) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Delsos ir apdorojimo laiko skaičiavimas
- Paveiksle parodyta delsos, apdorojimo laiko ir pralaidumo skaičiavimo procedūra.
K dydis ir delsa
K dydis ir delsa
- k = 40 iki 1408
Uplink Accelerator delsa ir apdorojimo laikas
- Su maksimaliu iteracijų skaičiumi = 6. Laikrodžio dažnis yra 300 MHz.
K E Latencija Apdorojimo laikas (ciklai) (mus) (ciklai) (mus) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Uplink Accelerator delsa ir apdorojimo laikas
- Maksimalus iteracijų skaičius = 8
| K | E | Latencija | Apdorojimo laikas | ||
| (ciklai) | (mus) | (ciklai) | (mus) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| tęsėsi… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K dydis ir delsa
- Jei max_iter = 6
19 pav. K dydis ir apdorojimo laikas
- Jei max_iter = 6
K dydis ir delsa
- Jei max_iter = 8
K dydis ir apdorojimo laikas
- Jei max_iter = 8
4G Turbo-V Intel FPGA IP vartotojo vadovo dokumento peržiūros istorija
| Data | IP versija | „Intel Quartus Prime“ programinės įrangos versija | Pakeitimai |
| 2020.11.18 | 1.0.0 | 20.1 | Lentelė pašalinta 4G Turbo-V našumas ir išteklių naudojimas |
| 2020.06.02 | 1.0.0 | 20.1 | Pradinis išleidimas. |
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
Dokumentai / Ištekliai
 |
Intel 4G Turbo-V FPGA IP [pdfVartotojo vadovas 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
