intel F-Tile Interlaken FPGA IPDesign Example Vartotojo vadovas

Turinys paslėpti

1 intel F-Tile Interlaken FPGA IPDesign Example Vartotojo vadovas

2 1. Trumpas pradžios vadovas

3 2. Dizainas Pvzample Aprašymas

4 3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

5 4. Dokumento peržiūros istorija, skirta F-Tile Interlaken Intel FPGA IP Design Example Vartotojo vadovas

6 Dokumentai / Ištekliai

6.1 Nuorodos

7 Susiję įrašai

intel F-Tile Interlaken FPGA IPDesign Example Vartotojo vadovas

Atnaujinta „Intel® Quartus® Prime Design Suite“: 21.4
IP versija: 3.1.0

1. Trumpas pradžios vadovas

F-Tile Interlaken Intel® FPGA IP branduolys suteikia modeliavimo bandymų stendą ir aparatinės įrangos dizainą, pvz.ample, kuri palaiko kompiliavimą ir aparatinės įrangos testavimą. Kai sukuriate dizainą, pvzample, parametrų rengyklė automatiškai sukuria filebūtina modeliuoti, sudaryti ir išbandyti dizainą.

Bandymo stendas ir dizainas example palaiko NRZ ir PAM4 režimus F-tile įrenginiams.
F-Tile Interlaken Intel FPGA IP branduolys generuoja dizainą, pvzamples toliau nurodytiems palaikomiems juostų skaičiaus ir duomenų perdavimo spartų deriniams.

1 lentelė. IP palaikomi juostų skaičiaus ir duomenų perdavimo spartos deriniai
„Intel Quartus® Prime Pro Edition“ programinės įrangos versija 21.4 palaiko šiuos derinius. Visi
kiti deriniai bus palaikomi būsimoje „Intel Quartus Prime Pro Edition“ versijoje.

1 pav. Dizaino kūrimo žingsniai Example

(1) Šis variantas palaiko „Interlaken“ žiūrėjimo į šalį režimą.
(2) 10 juostų konfigūracijos konstrukcijai F-tile reikia 12 juostų TX PMA, kad būtų galima sujungti siųstuvo-imtuvo taktinį signalą ir sumažinti kanalo iškrypimą.

*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

F-Tile Interlaken Intel FPGA IP branduolio dizainas, pvzample palaiko šias funkcijas:

Vidinis TX į RX nuoseklus atgalinis režimas
Automatiškai generuoja fiksuoto dydžio paketus
Pagrindinės paketų tikrinimo galimybės
Galimybė naudoti sistemos konsolę, kad iš naujo nustatytumėte dizainą pakartotiniam bandymui

2 pav. Aukšto lygio blokinė diagrama

Susijusi informacija

F-Tile Interlaken Intel FPGA IP vartotojo vadovas
F-Tile Interlaken Intel FPGA IP laidos pastabos

1.1. Aparatinės ir programinės įrangos reikalavimai
Norėdami išbandyti buvampdizaino, naudokite šią techninę ir programinę įrangą:

„Intel Quartus Prime Pro Edition“ programinės įrangos versija 21.4
Sistemos konsolė galima su Intel Quartus Prime Pro Edition programine įranga
Palaikomas simuliatorius:
— Santrauka* VCS*
- Santrauka VCS MX
— Siemens* EDA ModelSim* SE arba Questa*
– Kadence* Xcelium*

„Intel Agilex™ I-Series Transceiver-SoC“ kūrimo rinkinys

1.2. Dizaino generavimas
3 pav. Procedūra

Atlikite šiuos veiksmus, kad sukurtumėte dizainą, pvzample ir bandymo stendas:

„Intel Quartus Prime Pro Edition“ programinėje įrangoje spustelėkite File ➤ Naujo projekto vedlys, kad sukurtumėte naują Intel Quartus Prime projektą, arba spustelėkite File ➤ Atidarykite projektą, kad atidarytumėte esamą Intel Quartus Prime projektą. Vedlys paragins nurodyti įrenginį.

Nurodykite Agilex įrenginių šeimą ir savo dizainui pasirinkite įrenginį su F-Tile.
IP kataloge suraskite ir dukart spustelėkite F-Tile Interlaken Intel FPGA IP. Pasirodo langas Naujas IP variantas.

Nurodykite aukščiausio lygio pavadinimą jūsų tinkintam IP variantui. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .ip.
Spustelėkite Gerai. Pasirodo parametrų rengyklė.

4 pav. Pvzample Design Tab

6. Skirtuke IP nurodykite savo IP pagrindinio varianto parametrus.
7. Ant Exampskirtuke Dizainas pasirinkite parinktį Modeliavimas, kad sukurtumėte bandymų stendą. Pasirinkite parinktį Sintezė, kad sukurtumėte techninės įrangos dizainą, pvzample. Norėdami sukurti dizainą, turite pasirinkti bent vieną iš modeliavimo ir sintezės parinkčiųample.
8. Sugeneruotam HDL formatui galima ir Verilog, ir VHDL parinktis.
9. „Target Development Kit“ pasirinkite „Agilex I-Series Transceiver-SOC Development Kit“.

Pastaba: Kai pasirenkate parinktį „Development Kit“, kaiščių priskyrimai nustatomi pagal „Intel Agilex I-Series Transceiver-SoC Development Kit“ įrenginio dalies numerį (AGIB027R31B1E2VR0) ir gali skirtis nuo jūsų pasirinkto įrenginio. Jei ketinate išbandyti dizainą su aparatine įranga ant kitos PCB, pasirinkite parinktį Nėra kūrimo rinkinio ir priskirkite atitinkamus kaiščius .qsf. file
10. Spustelėkite Generate Example Dizainas. Pasirinkite ExampPasirodo langas Design Directory.
11. Jei norite modifikuoti dizainą pvzample katalogo kelias arba pavadinimas iš rodomų numatytųjų nustatymų (ilk_f_0_example_design), eikite į naują kelią ir įveskite naują dizainą, pvzample katalogo pavadinimas.
12. Spustelėkite Gerai.

Pastaba: F-Tile Interlaken Intel FPGA IP dizaine, pvzample, SystemPLL yra automatiškai sukuriamas ir prijungiamas prie F-Tile Interlaken Intel FPGA IP branduolio. SystemPLL hierarchijos kelias projekte, pvzample yra:

example_design.test_env_inst.test_dut.dut.pll

Sistemos PLL projekte, pvzample dalijasi tuo pačiu 156.26 MHz atskaitos laikrodžiu kaip ir siųstuvas-imtuvas.

1.3. Katalogo struktūra
F-Tile Interlaken Intel FPGA IP branduolys generuoja šiuos dalykus files už dizainą
exampLe:
5 pav. Katalogo struktūra

2 lentelė. Techninės įrangos dizainas Pvzample File Aprašymai
Šios files yraample_installation_dir>/ilk_f_0_example_design katalogas.

3 lentelė. Bandymo stendas File Aprašymas
Tai file yraample_installation_dir>/ilk_f_0_example_design/example_design/rtl katalogas.

4 lentelė. Testbench scenarijai
Šios files yraample_installation_dir>/ilk_f_0_example_design/example_design/testbench katalogas.

1.4. Dizaino modeliavimas Example Testbench
6 pav. Procedūra

Atlikite šiuos veiksmus, kad imituotumėte bandymo stendą:

Komandų eilutėje pakeiskite testbench modeliavimo katalogą. Katalogo kelias yraample_installation_dir>/example_design/testbench.

Paleiskite pasirinkto palaikomo modeliuoklio modeliavimo scenarijų. Scenarijus sukompiliuoja ir paleidžia bandomąjį stendą simuliatoriuje. Baigus modeliavimą, jūsų scenarijus turėtų patikrinti, ar SOP ir EOP skaičiai sutampa.

5 lentelė. Imitacijos vykdymo veiksmai

3. Išanalizuokite rezultatus. Sėkmingas modeliavimas siunčia ir priima paketus ir rodo „Test PASSED“.
Dizaino bandymo stendas, pvzample atlieka šias užduotis:

Atkuria F-Tile Interlaken Intel FPGA IP branduolį.
Spausdina PHY būseną.
Tikrina metakadrų sinchronizavimą (SYNC_LOCK) ir žodžio (bloko) ribas
(WORD_LOCK).
Laukiama, kol atskiros juostos bus užrakintos ir išlygintos.
Pradeda siųsti paketus.
Tikrina paketų statistiką:
- CRC24 klaidos
– SOP
– EOP

Šie sampišvestis rodo sėkmingą modeliavimo bandomąjį paleidimą:

Pastaba: Interlaken dizainas, pvzample simulation testbench siunčia 100 paketų ir priima 100 paketų.

Šie sampišvestis iliustruoja sėkmingą Interlakeno „Žiūrėjimo nuošalio“ režimo modeliavimo bandymą:

1.5. Aparatūros dizaino kompiliavimas ir konfigūravimas Example

Įsitikinkite, kad buvęsampdizaino generavimas baigtas.
„Intel Quartus Prime Pro Edition“ programinėje įrangoje atidarykite „Intel Quartus Prime“ projektąample_installation_dir>/example_design.qpf>.
Ant Apdorojimas meniu, spustelėkite Pradėti kompiliavimą.
Po sėkmingo kompiliavimo, .sof file yra jūsų nurodytame kataloge.
Atlikite šiuos veiksmus, norėdami užprogramuoti aparatinę įrangą, pvzampdizainas Intel Agilex įrenginyje su F plytele:
a. Prijunkite kūrimo rinkinį prie pagrindinio kompiuterio.
b. Paleiskite „Clock Control“ programą, kuri yra kūrimo rinkinio dalis. Nustatyti naujus dizaino dažnius, pvzamptaip:
• NRZ režimui:
— Si5391 (U18), OUT0: nustatykite pll_ref_clk(3) reikšmę pagal savo dizaino reikalavimus.
• PAM režimui:
— Si5391 (U45), OUT1: nustatykite pll_ref_clk(3) reikšmę pagal savo dizaino reikalavimus.
— Si5391 (U19), OUT1: nustatykite mac_pll_ref_clk(3) reikšmę pagal savo dizaino reikalavimus. c. Spustelėkite Įrankiai ➤ Programuotojas ➤ Aparatinės įrangos sąranka.
d. Pasirinkite programavimo įrenginį. Pridėkite „Intel Agilex I-Series Transceiver-SoC“ kūrimo rinkinį.
e. Įsitikinti, kad Režimas yra nustatytas JTAG.
f. Pasirinkite Intel Agilex I-Series įrenginį ir spustelėkite Pridėti įrenginį. Programuotojas jūsų lentoje rodo jungčių tarp įrenginių schemą.
g. Pažymėkite laukelį prie .minkštas.
h. Pažymėkite langelį Programuoti/Konfigūruoti stulpelyje.
i. Spustelėkite Pradėti.

1.6. Aparatūros dizaino testavimas Example
Sukūrę F-tile Interlaken Intel FPGA IP dizainą, pvzample ir sukonfigūruoti savo įrenginį, galite naudoti sistemos konsolę IP branduoliui ir jo registrams programuoti.

Atlikite šiuos veiksmus, kad atidarytumėte sistemos konsolę ir patikrintumėte aparatinės įrangos dizainą, pvzampLe:

CRC32, CRC24 ir tikrintuvo klaidų nėra.
Perduoti SOP ir EOP turi atitikti gautus SOP ir EOP.

Šie sampišvestis iliustruoja sėkmingą bandomąjį paleidimą Interlaken režimu:

Šie sampišvestis iliustruoja sėkmingą bandomąjį paleidimą Interlaken Lookaside režimu:

2. Dizainas Pvzample Aprašymas

Dizainas, pvzample demonstruoja Interlaken IP branduolio funkcijas.

2.1. Dizainas Pvzample Komponentai
Buvęsample design jungia sistemos ir PLL atskaitos laikrodžius bei reikalingus dizaino komponentus. Buvęsample design sukonfigūruoja IP šerdį vidinio atgalinio ryšio režimu ir generuoja paketus IP core TX vartotojo duomenų perdavimo sąsajoje. IP šerdis siunčia šiuos paketus vidiniu atgalinio ryšio keliu per siųstuvą-imtuvą.

Kai IP branduolio imtuvas gauna paketus atgalinio ryšio kelyje, jis apdoroja Interlaken paketus ir perduoda juos RX vartotojo duomenų perdavimo sąsajoje. Buvęsample dizainas patikrina, ar gauti ir perduoti paketai sutampa.

F-Tile Interlaken Intel FPGA IP dizainas example apima šiuos komponentus:

F-Tile Interlaken Intel FPGA IP branduolys
Paketų generatorius ir paketų tikrintuvas
F-plytelių nuoroda ir sistemos PLL laikrodžiai Intel FPGA IP branduolys

2.2. Dizainas Pvzample Flow
F-Tile Interlaken Intel FPGA IP techninės įrangos dizainas, pvzample atlieka šiuos veiksmus:

Iš naujo nustatykite F-tile Interlaken Intel FPGA IP ir F-Tile.
Atleiskite Interlaken IP (sistemos atstatymas) ir F-tile TX (tile_tx_rst_n) atstatymą.
Konfigūruoja F-tile Interlaken Intel FPGA IP vidiniu atgalinio ciklo režimu.
Atleiskite F-tile RX (tile_rx_rst_n) atstatymą.
Siunčia Interlaken paketų srautą su iš anksto nustatytais naudingais duomenimis į IP branduolio TX vartotojo duomenų perdavimo sąsają.

Tikrina gautus paketus ir praneša apie būseną. Paketų tikrintuvas, įtrauktas į techninės įrangos dizainą, pvzample suteikia šias pagrindines paketų tikrinimo galimybes:
• Patikrinkite, ar teisinga perduotų paketų seka.
• Patikrina, ar gauti duomenys atitinka laukiamas reikšmes, užtikrinant, kad paketo pradžios (SOP) ir paketo pabaigos (EOP) skaičiai būtų suderinti, kol duomenys perduodami ir priimami.

*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

2.3. Sąsajos signalai
6 lentelė. Dizainas Pvzample Interface Signals

2.4. Registruoti žemėlapį

Pastaba:

Dizainas PvzampRegistro adresas prasideda 0x20**, o Interlaken IP pagrindinio registro adresas prasideda 0x10**.

F-tile PHY registro adresas prasideda 0x30**, o F-plytelės FEC registro adresas prasideda 0x40**. FEC registras pasiekiamas tik PAM4 režimu.
Prieigos kodas: RO – tik skaitymas ir RW – skaitymas/rašymas.
Sistemos konsolė nuskaito dizainą example registruoja ir ekrane praneša apie bandymo būseną.

7 lentelė. Dizainas Pvzample Registruokis Žemėlapis

8 lentelė. Dizainas Pvzample Registruokis Žemėlapį Interlaken Išvaizdos dizainas Example
Naudokite šį registro žemėlapį kurdami dizainą, pvzample su įjungtu parametru Enable Interlaken Look-side Mode.

2.5. Atstatyti
F-Tile Interlaken Intel FPGA IP branduolyje inicijuojate atstatymą (reset_n=0) ir palaikykite, kol IP šerdis grąžins atstatymo patvirtinimą (reset_ack_n=0). Pašalinus atstatymą (reset_n=1), atstatymo patvirtinimas grįžta į pradinę būseną (reset_ack_n=1). Dizaine pvzample, registras rst_ack_sticky saugo atstatymo patvirtinimo teiginį ir tada suaktyvina atstatymo pašalinimą (reset_n=1). Galite naudoti alternatyvius metodus, atitinkančius jūsų dizaino poreikius.

Svarbu: Bet kuriuo atveju, kai reikalingas vidinis nuoseklusis grįžtamasis ryšys, turite atskirti F plytelės TX ir RX tam tikra tvarka. Norėdami gauti daugiau informacijos, žr. sistemos konsolės scenarijų.

7 pav. Atstatymo seka NRZ režimu

8 pav. Iš naujo nustatyti seką PAM4 režimu

3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

4. Dokumento peržiūros istorija, skirta F-Tile Interlaken Intel FPGA IP Design Example Vartotojo vadovas

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą iki srovės
specifikacijas pagal standartinę Intel garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.

Skaitykite daugiau apie šį vadovą ir atsisiųskite PDF: