„F-Tile Interlaken Intel FPGA IP Design Example

Greitos pradžios vadovas

F-Tile Interlaken Intel® FPGA IP branduolys suteikia modeliavimo bandymo stendą. Aparatūros dizainas, pvzample, palaikanti kompiliavimą ir aparatinės įrangos testavimą, bus prieinama „Intel Quartus® Prime Pro Edition“ programinės įrangos versijoje 21.4. Kai sukuriate dizainą, pvzample, parametrų rengyklė automatiškai sukuria filebūtina modeliuoti, sudaryti ir išbandyti dizainą.
Bandymo stendas ir dizainas example palaiko NRZ ir PAM4 režimus F-tile įrenginiams. F-Tile Interlaken Intel FPGA IP branduolys generuoja dizainą, pvzamples toliau nurodytiems palaikomiems juostų skaičiaus ir duomenų perdavimo spartų deriniams.

IP palaikomi juostų skaičiaus ir duomenų perdavimo spartos deriniai
„Intel Quartus Prime Pro Edition“ programinės įrangos versijoje 21.3 palaikomi šie deriniai. Visi kiti deriniai bus palaikomi būsimoje „Intel Quartus Prime Pro Edition“ versijoje.

Juostų skaičius	Juostos greitis (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Taip	–	Taip	Taip	–
6	–	–	–	Taip	Taip
8	–	–	Taip	Taip	–
10	–	–	Taip	Taip	–
12	–	Taip	Taip	Taip	–

1 pav. Dizaino kūrimo žingsniai Example

Pastaba: Aparatinės įrangos kompiliavimas ir testavimas bus pasiekiamas naudojant „Intel Quartus Prime Pro Edition“ programinės įrangos versiją 21.4.
F-Tile Interlaken Intel FPGA IP branduolio dizainas, pvzample palaiko šias funkcijas:

• Vidinis TX į RX nuoseklus atgalinis režimas
• Automatiškai generuoja fiksuoto dydžio paketus
• Pagrindinės paketų tikrinimo galimybės
• Galimybė naudoti sistemos konsolę, kad iš naujo nustatytumėte dizainą pakartotiniam bandymui

2 pav. Aukšto lygio blokinė diagrama

Susijusi informacija

• F-Tile Interlaken Intel FPGA IP vartotojo vadovas
• F-Tile Interlaken Intel FPGA IP laidos pastabos

Aparatinės ir programinės įrangos reikalavimai

Norėdami išbandyti buvampdizaino, naudokite šią techninę ir programinę įrangą:

• „Intel Quartus Prime Pro Edition“ programinės įrangos versija 21.3
• Sistemos konsolė
• Palaikomas treniruoklis:
  • Santrauka* VCS*
  • Santrauka VCS MX
  • Siemens* EDA ModelSim* SE arba Questa*

Pastaba:  Aparatinės įrangos palaikymas projektuojant, pvzample bus prieinama „Intel Quartus Prime Pro Edition“ programinės įrangos versijoje 21.4.

Dizaino generavimas

3 pav. Procedūra

Atlikite šiuos veiksmus, kad sukurtumėte dizainą, pvzample ir bandymo stendas:

1. „Intel Quartus Prime Pro Edition“ programinėje įrangoje spustelėkite File ➤ Naujo projekto vedlys, kad sukurtumėte naują Intel Quartus Prime projektą, arba spustelėkite File ➤ Atidarykite projektą, kad atidarytumėte esamą Intel Quartus Prime projektą. Vedlys paragins nurodyti įrenginį.
2. Nurodykite Agilex įrenginių šeimą ir savo dizainui pasirinkite įrenginį su F-Tile.
3. IP kataloge suraskite ir dukart spustelėkite F-Tile Interlaken Intel FPGA IP. Pasirodo langas Naujas IP variantas.
4. Nurodykite aukščiausio lygio pavadinimą jūsų tinkintam IP variantui. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .ip.
5. Spustelėkite Gerai. Pasirodo parametrų rengyklė.

4 pav. Pvzample Design Tab

6. Skirtuke IP nurodykite savo IP pagrindinio varianto parametrus.
7. Ant Exampskirtuke Dizainas pasirinkite parinktį Modeliavimas, kad sukurtumėte bandymų stendą.
Pastaba: Sintezės parinktis skirta aparatinei įrangai, pvzample dizainą, kuris bus prieinamas „Intel Quartus Prime Pro Edition“ programinės įrangos versijoje 21.4.
8. Sugeneruotam HDL formatui galima ir Verilog, ir VHDL parinktis.
9. Spustelėkite Generate Example Dizainas. Pasirinkite ExampPasirodo langas Design Directory.
10. Jei norite modifikuoti dizainą pvzample katalogo kelias arba pavadinimas iš rodomų numatytųjų nustatymų (ilk_f_0_example_design), eikite į naują kelią ir įveskite naują dizainą, pvzample katalogo pavadinimas.
11. Spustelėkite Gerai.

Pastaba: „F-Tile Interlaken Intel“ FPGA IP dizaine, pvzample, SystemPLL yra automatiškai sukuriamas ir prijungiamas prie F-Tile Interlaken Intel FPGA IP branduolio. SystemPLL hierarchijos kelias projekte, pvzample yra:

example_design.test_env_inst.test_dut.dut.pll

Sistemos PLL projekte, pvzample dalijasi tuo pačiu 156.26 MHz atskaitos laikrodžiu kaip ir siųstuvas-imtuvas.

Katalogo struktūra

F-Tile Interlaken Intel FPGA IP branduolys generuoja šiuos dalykus files dizainui, pvzampLe:
5 pav. Katalogo struktūra

2 lentelė. Aparatūros dizainas Example File Aprašymai
Šios files yraample_installation_dir>/ilk_f_0_example_design katalogas.

File Vardai	Aprašymas
example_design.qpf	„Intel Quartus Prime“ projektas file.
example_design.qsf	„Intel Quartus Prime“ projekto nustatymai file
example_design.sdc jtag_timing_template.sdc	„Synopsys“ dizaino apribojimas file. Galite kopijuoti ir modifikuoti savo dizainą.
sysconsole_testbench.tcl	Pagrindinis file Norėdami pasiekti sistemos konsolę

Pastaba: Aparatinės įrangos palaikymas projektuojant, pvzample bus prieinama „Intel Quartus Prime Pro Edition“ programinės įrangos versijoje 21.4.

3 lentelė. Bandymo stendas File Aprašymas

Tai file yraample_installation_dir>/ilk_f_0_example_design/ example_design/rtl katalogas.

File Vardas	Aprašymas
top_tb.sv	Aukščiausio lygio bandymų stendas file.

4 lentelė. Testbench scenarijai

Šios files yraample_installation_dir>/ilk_f_0_example_design/ example_design/testbench katalogas

File Vardas	Aprašymas
run_vcs.sh	Synopsys VCS scenarijus, skirtas paleisti bandymo stendą.
run_vcsmx.sh	Synopsys VCS MX scenarijus, skirtas paleisti bandymo stendą.
run_mentor.tcl	Siemens EDA ModelSim SE arba Questa scenarijus, skirtas paleisti bandymo stendą.

Dizaino modeliavimas Example Testbench

6 pav. Procedūra

Atlikite šiuos veiksmus, kad imituotumėte bandymo stendą:

1. Komandų eilutėje pakeiskite testbench modeliavimo katalogą. Katalogo kelias yraample_installation_dir>/example_design/ testbench.
2. Paleiskite pasirinkto palaikomo modeliuoklio modeliavimo scenarijų. Scenarijus sukompiliuoja ir paleidžia bandomąjį stendą simuliatoriuje. Baigus modeliavimą, jūsų scenarijus turėtų patikrinti, ar SOP ir EOP skaičiai sutampa.

5 lentelė. Imitacijos vykdymo veiksmai

Simuliatorius	Instrukcijos
VCS	Komandinėje eilutėje įveskite:   sh run_vcs.sh
VCS MX	Komandinėje eilutėje įveskite:   sh run_vcsmx.sh
ModelSim SE arba Questa	Komandinėje eilutėje įveskite:   vsim -do run_mentor.tcl Jei norite imituoti nepakeldami ModelSim GUI, įveskite:   vsim -c -do run_mentor.tcl

3. Išanalizuokite rezultatus. Sėkmingas modeliavimas siunčia ir priima paketus ir rodo „Test PASSED“.

Dizaino bandymo stendas, pvzample atlieka šias užduotis:

• Atkuria F-Tile Interlaken Intel FPGA IP branduolį.
• Spausdina PHY būseną.
• Tikrina metakadrų sinchronizavimą (SYNC_LOCK) ir žodžio (bloko) ribas (WORD_LOCK).
• Laukiama, kol atskiros juostos bus užrakintos ir išlygintos.
• Pradeda siųsti paketus.
• Tikrina paketų statistiką:
  • CRC24 klaidos
  • SOP
  • EOP

Šie sampišvestis rodo sėkmingą modeliavimo bandomąjį paleidimą:

Sudarant dizaino egzample

1. Įsitikinkite, kad buvęsampdizaino generavimas baigtas.
2. „Intel Quartus Prime Pro Edition“ programinėje įrangoje atidarykite „Intel Quartus Prime“ projektąample_installation_dir>/example_design.qpf>.
3. Meniu Apdorojimas spustelėkite Pradėti kompiliavimą.

Dizainas Pvzample Aprašymas

Dizainas, pvzample demonstruoja Interlaken IP branduolio funkcijas.

Dizainas Pvzample Komponentai

Buvęsample design jungia sistemos ir PLL atskaitos laikrodžius bei reikalingus dizaino komponentus. Buvęsample design sukonfigūruoja IP šerdį vidinio atgalinio ryšio režimu ir generuoja paketus IP core TX vartotojo duomenų perdavimo sąsajoje. IP šerdis siunčia šiuos paketus vidiniu atgalinio ryšio keliu per siųstuvą-imtuvą.
Kai IP branduolio imtuvas gauna paketus atgalinio ryšio kelyje, jis apdoroja Interlaken paketus ir perduoda juos RX vartotojo duomenų perdavimo sąsajoje. Buvęsample dizainas patikrina, ar gauti ir perduoti paketai sutampa.
„F-Tile Interlaken Intel IP design example apima šiuos komponentus:

1. F-Tile Interlaken Intel FPGA IP branduolys
2. Paketų generatorius ir paketų tikrintuvas
3. F-plytelių nuoroda ir sistemos PLL laikrodžiai Intel FPGA IP branduolys

Sąsajos signalai

6 lentelė. Dizainas Pvzample Interface Signals

Uosto pavadinimas	Kryptis	Plotis (bitai)	Aprašymas
mgmt_clk	Įvestis	1	Sistemos laikrodžio įvestis. Laikrodžio dažnis turi būti 100 MHz.
pll_ref_clk	Įvestis	1	Siųstuvo-imtuvo atskaitos laikrodis. Varo RX CDR PLL.
rx_pin	Įvestis	Juostų skaičius	Imtuvo SERDES duomenų kaištis.
tx_pin	Išvestis	Juostų skaičius	Perduoti SERDES duomenų PIN kodą.
rx_pin_n(1)	Įvestis	Juostų skaičius	Imtuvo SERDES duomenų kaištis.
tx_pin_n(1)	Išvestis	Juostų skaičius	Perduoti SERDES duomenų PIN kodą.
mac_clk_pll_ref	Įvestis	1	Šis signalas turi būti valdomas PLL ir turi naudoti tą patį laikrodžio šaltinį, kuris valdo pll_ref_clk. Šis signalas pasiekiamas tik PAM4 režimo įrenginių variantuose.
usr_pb_reset_n	Įvestis	1	Sistemos atstatymas.

(1) Galimi tik PAM4 variantai.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Registruotis Žemėlapis

Pastaba:

• Dizainas PvzampRegistro adresas prasideda 0x20**, o Interlaken IP pagrindinio registro adresas prasideda 0x10**.
• F-tile PHY registro adresas prasideda 0x30**, o F-plytelės FEC registro adresas prasideda 0x40**. FEC registras pasiekiamas tik PAM4 režimu.
• Prieigos kodas: RO – tik skaitymas ir RW ​​– skaitymas/rašymas.
• Sistemos konsolė nuskaito dizainą example registruoja ir ekrane praneša apie bandymo būseną.

7 lentelė. Dizainas Pvzample Registruokis Žemėlapis

Užskaita	Vardas	Prieiga	Aprašymas
8 val	Rezervuota
8 val	Rezervuota
8 val	Sistemos PLL nustatymas iš naujo	RO	Šie bitai nurodo sistemos PLL atkūrimo užklausą ir įgalinimo reikšmę: • Bitas [0] – sys_pll_rst_req • Bitas [1] – sys_pll_rst_en
8 val	RX juosta suderinta	RO	Nurodo RX juostos išlygiavimą.
8 val	WORD užrakintas	RO	[NUM_LANES–1:0] – žodžio (bloko) ribų identifikavimas.
8 val	Sinchronizavimas užrakintas	RO	[NUM_LANES–1:0] – metakadrų sinchronizavimas.
8 – 06 val	CRC32 klaidų skaičius	RO	Nurodo CRC32 klaidų skaičių.
8'h0A	CRC24 klaidų skaičius	RO	Nurodo CRC24 klaidų skaičių.
8'h0B	Perpildymo/perpildymo signalas	RO	Šie bitai nurodo: • Bitas [3] – TX nepakankamo srauto signalas • Bitas [2] – TX perpildymo signalas • Bitas [1] – RX perpildymo signalas
8'h0C	SOP skaičius	RO	Nurodo SOP numerį.
8'h0D	EOP skaičius	RO	Nurodo EOP numerį
8'h0E	Klaidų skaičius	RO	Nurodo šių klaidų skaičių: • Praradimas išlygiuoti juostas • Neteisėtas kontrolinis žodis • Neteisėtas kadravimo raštas • Trūksta SOP arba EOP indikatoriaus
8'h0F	send_data_mm_clk	RW	Parašykite 1 į bitą [0], kad įjungtumėte generatoriaus signalą.
8 val	Tikrinimo klaida		Nurodo tikrintuvo klaidą. (SOP duomenų klaida, kanalo numerio klaida ir PLD duomenų klaida)
8 val	Sistemos PLL užraktas	RO	Bitas [0] rodo PLL užrakto indikaciją.
8 val	TX SOP skaičius	RO	Nurodo paketų generatoriaus sugeneruotų SOP skaičių.
8 val	TX EOP skaičius	RO	Nurodo paketų generatoriaus sugeneruotų EOP skaičių.
8 val	Nuolatinis paketas	RW	Parašykite 1 į bitą [0], kad įjungtumėte tęstinį paketą.
tęsėsi…

Užskaita	Vardas	Prieiga	Aprašymas
8 val	ECC klaidų skaičius	RO	Nurodo ECC klaidų skaičių.
8 val	ECC ištaisytas klaidų skaičius	RO	Nurodo ištaisytų ECC klaidų skaičių.
8 val	tile_tx_rst_n	WO	Plytelė iš naujo nustatyta į SRC, skirta TX.
8 val	plytelių_rx_rst_n	WO	Plytelė iš naujo nustatyta į SRC RX.
8 val	tile_tx_rst_ack_n	RO	Plytelių atstatymo patvirtinimas iš SRC, skirtas TX.
8 val	tile_rx_rst_ack_n	RO	Plytelių atstatymo patvirtinimas iš SRC RX.

Nustatyti iš naujo

F-Tile Interlaken Intel FPGA IP branduolyje inicijuojate atstatymą (reset_n=0) ir palaikykite, kol IP šerdis grąžins atstatymo patvirtinimą (reset_ack_n=0). Pašalinus atstatymą (reset_n=1), atstatymo patvirtinimas grįžta į pradinę būseną
(reset_ack_n=1). Dizaine pvzample, registras rst_ack_sticky saugo atstatymo patvirtinimo teiginį ir tada suaktyvina atstatymo pašalinimą (reset_n=1). Galite naudoti alternatyvius metodus, atitinkančius jūsų dizaino poreikius.

Svarbu: Bet kuriuo atveju, kai reikalingas vidinis nuoseklusis grįžtamasis ryšys, turite atskirti F plytelės TX ir RX tam tikra tvarka. Norėdami gauti daugiau informacijos, žr. sistemos konsolės scenarijų.

7 pav. Atkūrimo seka NRZ režimu

8 pav. Iš naujo nustatyti seką PAM4 režimu

„F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

Intel Quartus Prime versija	IP pagrindinė versija	Vartotojo vadovas
21.2	2.0.0	„F-Tile Interlaken Intel FPGA IP Design Example Vartotojo vadovas

Dokumento peržiūros istorija, skirta „F-Tile Interlaken Intel FPGA IP Design Example Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2021.10.04	21.3	3.0.0	• Pridėtas palaikymas naujiems eismo juostų tarifų deriniams. Norėdami gauti daugiau informacijos, žr Lentelė: IP palaikomi juostų skaičiaus ir duomenų perdavimo spartos deriniai. • Atnaujintas palaikomų treniruoklių sąrašas skyriuje: Aparatinės ir programinės įrangos reikalavimai. • Skiltyje pridėti nauji atstatymo registrai: Registruotis Žemėlapis.
2021.06.21	21.2	2.0.0	Pradinis išleidimas.

Dokumentai / Ištekliai

Intel F-Tile Interlaken Intel FPGA IP Design Example [pdfVartotojo vadovas „F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, „Intel FPGA IP Design Example, IP dizainas Example, dizaino buvample

Nuorodos

• Vartotojo vadovas